一种伪卫星用管理系统的制作方法

本实用新型涉及伪卫星领域，具体涉及一种伪卫星用管理系统。

背景技术：

伪卫星，即虚拟卫星，能够模拟真实环境中在轨导航卫星的状况，并据此提供相应的导航卫星信号，能够实现室内外无缝切换的定位导航技术。现有的伪卫星通常单一工作，难以保证各个伪卫星的时间准确度和位置准确度，使得伪卫星的导航不准。

技术实现要素：

针对现有技术中的上述不足，本实用新型提供的一种伪卫星用管理系统解决了现有伪卫星由于时间准确度和位置准确度引起的导航不准的问题。

为了达到上述发明目的，本实用新型采用的技术方案为：

提供一种伪卫星用管理系统，其包括FPGA模块，以及分别与FPGA模块相连接的ARM系统、授时器、时钟模块、B码数据模块和存储器，FPGA模块、ARM系统、授时器、时钟模块和B码数据模块均与电源模块相连接；电源模块的主控芯片的型号为LTM4644IY；FPGA模块的主控芯片的型号为EP4CE10F17C8N；ARM系统的主控芯片的型号为STM32F407IGT6；时钟模块和B码数据模块的主控芯片的型号均为MXPD-033S。

本实用新型的有益效果为：

1、本实用新型通过授时器向FPGA模块进行授时，ARM系统可以与外部上位机进行通信，并且可以通过ARM系统向FPGA模块发送控制数据信息，FPGA模块可以通过时钟模块和B码数据模块以光纤的形式向伪卫星发送时钟数据和B码数据，实现伪卫星的时间校准和位置校准，有利于提高伪卫星的定位效果。

2、本实用新型预留射频模块，便于后期的功能增加与通信，提高了本系统的扩展使用能力。

附图说明

图1为本实用新型的结构框图；

图2为电源模块第一部分的电路图；

图3为电源模块第二部分的电路图；

图4为电源模块第三部分的电路图；

图5为电源模块第四部分的电路图；

图6为FPGA模块第一部分的电路图；

图7为FPGA模块第二部分的电路图；

图8为FPGA模块第三部分的电路图；

图9为FPGA模块第四部分的电路图；

图10为FPGA模块第五部分的电路图；

图11为FPGA模块第六部分的电路图；

图12为FPGA模块第七部分的电路图；

图13为FPGA模块第八部分的电路图；

图14为FPGA模块第九部分的电路图；

图15为FPGA模块第十部分的电路图；

图16为FPGA模块第十一部分的电路图；

图17为FPGA模块第十二部分的电路图；

图18为FPGA模块第十三部分的电路图；

图19为ARM系统第一部分的电路图；

图20为ARM系统第二部分的电路图；

图21为ARM系统第三部分的电路图；

图22为ARM系统第四部分的电路图；

图23为ARM系统第五部分的电路图；

图24为ARM系统第六部分的电路图；

图25为ARM系统第七部分的电路图；

图26为ARM系统第八部分的电路图；

图27为ARM系统第九部分的电路图；

图28为射频模块第一部分的电路图；

图29为射频模块第二部分的电路图；

图30为射频模块第三部分的电路图；

图31为射频模块第四部分的电路图；

图32为B码数据模块的第一部分电路图；

图33为B码数据模块的第二部分电路图；

图34为时钟数据模块的第一部分电路图；

图35为时钟数据模块的第二部分电路图；

图36为授时器第一部分的电路图；

图37为授时器第二部分的电路图。

具体实施方式

下面对本实用新型的具体实施方式进行描述，以便于本技术领域的技术人员理解本实用新型，但应该清楚，本实用新型不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本实用新型的精神和范围内，这些变化是显而易见的，一切利用本实用新型构思的发明创造均在保护之列。

如图1所示，该伪卫星用管理系统包括FPGA模块，以及分别与FPGA模块相连接的ARM系统、授时器、时钟模块、B码数据模块、射频模块和存储器，FPGA模块、ARM系统、授时器、时钟模块、射频模块和B码数据模块均与电源模块相连接；电源模块的主控芯片的型号为LTM4644IY；FPGA模块的主控芯片的型号为EP4CE10F17C8N；ARM系统的主控芯片的型号为STM32F407IGT6；射频模块的主控芯片的型号为AD9361；时钟模块和B码数据模块的主控芯片的型号均为MXPD-033S。

如图2、图3、图4和图5所示，电源模块包括型号为EP4CE10F17C8N的芯片U7和型号均为ADP1741ACPZ-R7的芯片U8与芯片U9；芯片U7的引脚B3分别连接芯片U7的引脚B4、引脚B5、引脚C6、引脚E3、引脚E4、引脚E5、引脚F6、引脚H3、引脚H4、引脚H5、引脚J6、引脚L3、引脚L4、引脚L5、引脚K7、电容C47的一端、电容C45的一端、电容C44的一端、电容C43的一端、电容C42的一端、保险丝F1的一端和瞬态电压抑制二极管DN1的一端；电容C47的另一端、电容C45的另一端、电容C44的另一端、电容C43的另一端与电容C42的另一端相连并接地；瞬态电压抑制二极管DN1的另一端分别连接三脚电源接头J5的引脚1和引脚2并接地；保险丝F1的另一端连接三脚电源接头J5的引脚3；

芯片U7的引脚A6通过电容C19分别连接芯片U7的引脚B6、电容C18的一端和芯片U7的引脚C4并接地；电容C18的另一端连接芯片U7的引脚B7；芯片U7的引脚D6通过电容C21分别连接芯片U7的引脚E6、F4和电容C20的一端并接地，电容C20的另一端连接芯片U7的引脚E7；芯片U7的引脚G6通过电容C23分别连接芯片U7的引脚H6、引脚J4和电容C22的一端，电容C22的另一端连接芯片U7的引脚H7；芯片U7的引脚K6通过电容C25分别连接芯片U7的引脚L6、引脚K5和电容C24的一端，电容C24的另一端连接芯片U7的引脚L7；芯片U7的引脚A4、引脚A5、引脚B1、引脚B2、引脚C5、引脚D3、引脚D4、引脚D5、引脚E1、引脚E2、引脚F5、引脚G3、引脚G4、引脚G5、引脚H1、引脚H2、引脚J5、引脚K3、引脚K4、引脚L1和引脚L2均接地；芯片U7的引脚A1分别连接芯片U7的引脚A2、引脚A3、电容C27的一端、电容C26的一端和电容C29的一端并作为3.3V电源输出端；电容C27的另一端、电容C26的另一端和电容C29的另一端相连并接地；

芯片U7的引脚A7依次通过电阻R64和电阻R108接地；芯片U7的引脚G7依次通过电阻R66和电阻R110接地；芯片U7的引脚J7依次通过电阻R67和电阻R112接地；芯片U7的引脚C1分别连接芯片U7的引脚D1、引脚D2、电容C31的一端、电容C30的一端和电容C33的一端并作为2.5V电源输出端；电容C31的另一端、电容C30的另一端和电容C33的另一端相连并接地；芯片U7的引脚F1分别连接芯片U7的引脚G1、引脚G2、电容C35的一端、电容C34的一端和电容C35的一端并作为1.8V电源输出端；电容C35的另一端、电容C34的另一端和电容C37的另一端相连并接地；芯片U7的引脚J1分别连接芯片U7的引脚K1、引脚K2、电容C39的一端、电容C38的一端和电容C41的一端并作为1.2V电源输出端；电容C39的另一端、电容C38的另一端和电容C41的另一端相连并接地；

芯片U8的引脚1分别连接芯片U8的引脚2、芯片U8的引脚3、芯片U8的引脚15、芯片U8的引脚16、芯片U8的引脚4、电容C48的一端和芯片U7的引脚F1；电容C48的另一端连接电阻R70的一端并接地；电阻R70的另一端连接芯片U8的引脚9；芯片U8的引脚5通过电阻R69连接芯片U7的引脚F1；芯片U8的引脚7连接接地电容C49；芯片U8的引脚10分别连接芯片U8的引脚11、芯片U8的引脚12、芯片U8的引脚13、芯片U8的引脚14、接地电容C50、电阻R71的一端、电容C159的一端、电容C160的一端、电容C161的一端和电容C162的一端并作为1.3V电源的输出端；电容C159的另一端、电容C160的另一端、电容C161的另一端和电容C162的另一端相连并接地；芯片U8的引脚6连接电阻R124并接地，电阻R124的另一端连接芯片U8的引脚17；

芯片U9的引脚1分别连接芯片U9的引脚2、芯片U9的引脚3、芯片U9的引脚15、芯片U9的引脚16、芯片U9的引脚4、电容C51的一端和芯片U7的引脚F1；电容C51的另一端连接电阻R73的一端并接地；电阻R73的另一端连接芯片U9的引脚9；芯片U9的引脚5通过电阻R72连接芯片U7的引脚F1；芯片U9的引脚7连接接地电容C52；芯片U9的引脚10分别连接芯片U9的引脚11、芯片U9的引脚12、芯片U9的引脚13、芯片U9的引脚14、接地电容C53、电阻R74的一端、电容C163的一端、电容C164的一端、电容C165的一端和电容C166的一端并作为1.3V电源的输出端；电容C163的另一端、电容C1604的另一端、电容C165的另一端和电容C166的另一端相连并接地；芯片U9的引脚6连接电阻R125并接地，电阻R125的另一端连接芯片U9的引脚17。

如图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17和图18所示，FPGA模块包括型号为EP4CE10F17C8N的芯片P1，芯片P1的引脚N15分别连接电阻R168的一端和电阻R188的一端，电阻R168的另一端通过电阻R167分别连接芯片P1的引脚N16和电阻R187的一端，电阻R187的另一端与电阻R188的另一端相连并接地；芯片P1的引脚M15分别连接电阻R164的一端和电阻R186的一端，电阻R164的另一端通过电阻R163分别连接芯片P1的引脚M16和电阻R185的一端，电阻R185的另一端与电子R186的另一端相连并接地；芯片P1的引脚H14连接电阻R11的一端，电阻R11的另一端分别连接电阻R12的一端和电阻R13的一端，电阻R12的另一端和电阻R13的另一端分别连接芯片P1的引脚H5和引脚F4；芯片P1的引脚H13、引脚G12和引脚J3均连接接地电阻R107；

芯片P1的引脚G10、引脚G6、引脚G7、引脚G8、引脚G9、引脚H11、引脚H6、引脚K7、引脚N4和引脚D13均连接芯片U7的引脚J1；芯片P1的引脚C1连接型号为EPCS16的芯片U5的引脚5，芯片U5的引脚1连接芯片P1的引脚D2；芯片U5的引脚4接地，芯片U5的引脚7分别连接芯片U5的引脚8、接地电容C146和芯片U7的引脚A1；

芯片P1的引脚C2、引脚E5、引脚F1、引脚F5、引脚G1、引脚G2、引脚F3、引脚P6、引脚P11和引脚F14分别通过电阻R171、电阻R172、电阻R173、电阻R174、电阻R175、电阻R176、电阻R177、电阻R178、电阻R179和电阻R180连接芯片U7的引脚A1；芯片P1的引脚C2、引脚E5、引脚F1、引脚F5、引脚G1、引脚G2、引脚F3、引脚P6、引脚P11和引脚F14分别连接一个拨动开关，每个拨动开关的另一端均接地；芯片P1的引脚A14连接发光二极管D5的负极，发光二极管D5的正极通过电阻R137连接芯片U7的引脚A1；

芯片P1的引脚K3、引脚M3、引脚A1和引脚C4相连并连接磁珠FB2的一端、电容C138的一端、电容C139的一端、电容C140的一端、电容C141的一端、电容C142的一端和电容C143的一端，磁珠FB2的另一端连接芯片U7的引脚F1；电容C138的另一端、电容C139的另一端、电容C140的另一端、电容C141的另一端、电容C142的另一端和电容C143的另一端相连并接地；芯片P1的引脚L5和引脚F12相连并连接磁珠FB3的一端、电容C89的一端、电容C90的一端、电容C91的一端、电容C92的一端、电容C93的一端和电容C94的一端，磁珠FB3的另一端连接芯片U7的引脚C1，电容C89的另一端、电容C90的另一端、电容C91的另一端、电容C92的另一端、电容C93的另一端和电容C94的另一端相连并接地；芯片P1的引脚E3、引脚G3、引脚P4、引脚P7、引脚T1、引脚P10、引脚P13、引脚T16、引脚E14、引脚G14、引脚A16、引脚C10和引脚C13相连并连接磁珠FB4的一端、电容C76的一端、电容C78的一端、电容C79的一端、电容C80的一端和电容C81的一端，磁珠FB4的另一端连接芯片U7的引脚A1；电容C76的另一端、电容C78的另一端、电容C79的另一端、电容C80的另一端和电容C81的另一端相连并接地。

如图19、图20、图21、图22、图23、图24、图25、图26和图27所示，ARM系统包括型号为STM32F407IGT6的芯片U1，芯片U6的引脚31、引脚81和引脚125分别连接电容C5的一端、电容C3的一端和电容C4的一端，电容C5的另一端、电容C3的另一端和电容C4的另一端相连并接地；芯片U1的引脚166连接接地电容R5；芯片U1的引脚37、引脚14、引脚22、引脚62、引脚71、引脚90、引脚102、引脚113、引脚126、引脚135、引脚148、引脚158和引脚48均接地；芯片U1的引脚15、引脚23、引脚36、引脚49、引脚62、引脚72、引脚82、引脚91、引脚103、引脚114、引脚127、引脚136、引脚149、引脚159和引脚172相连并连接磁珠FB1的一端，磁珠FB1的另一端分别连接芯片U1的引脚39、电容C9的一端和电容C10的一端，电容C9的另一端与电容C10的另一端相连并接地；

芯片U1的引脚171分别连接芯片U1的引脚15、二极管D1的正极、磁珠FB5的一端、电容C54的一端、电容C55的一端、电容C56的一端、电容C57的一端、电容C58的一端、电容C59的一端、电容C60的一端、电容C61的一端、电容C62的一端、电容C63的一端、电容C64的一端、电容C65的一端和电容C66的一端；磁珠FB5连接芯片U7的引脚A1；电容C54的另一端、电容C55的另一端、电容C56的另一端、电容C57的另一端、电容C58的另一端、电容C59的另一端、电容C60的另一端、电容C61的另一端、电容C62的另一端、电容C63的另一端、电容C64的另一端、电容C65的另一端和电容C66的另一端相连并接地；二极管D1的负极分别连接芯片U1的引脚6、二极管D2的负极和电容C6的一端，二极管D2的正极连接电源座U3的负极，电容C6的另一端连接电源座U3的正极并接地；

芯片U1的引脚9分别连接晶振Y1的一端、电阻R116的一端和电容C7的一端，芯片U1的引脚10分别连接晶振Y1的另一端、电阻R116的另一端和电容C8的一端，电容C7的另一端和电容C8的另一端相连并接地；芯片U1的引脚174和引脚175分别连接发光二极管D3的负极和发光二极管D4的负极，发光二极管D3的正极通过电阻R84分别连接电阻R136的一端、电阻R102的一端、电阻R126的一端和芯片U7的引脚A1；电阻R136的另一端连接发光二极管D4的正极；电阻R102的另一端分别连接开关K1的一端和电容C144的一端，开关K1的另一端与电容C144的另一端相连并接地；电阻R126的另一端分别连接开关K3的一端和电容C186的一端，开关K3的另一端与电容C186的一端相连并接地；

芯片U1的引脚110、引脚111、引脚160、引脚87、引脚88、引脚89和引脚128分别对应连接芯片P1的引脚H5、引脚F4、引脚H14、引脚G15、引脚J15、引脚J16和引脚G16；

芯片U1的引脚94、引脚52、引脚93和引脚95分别对应连接芯片P1的引脚D9、引脚C9、引脚E9和引脚F9；芯片U1的引脚16、引脚17、引脚18、引脚19、引脚20、引脚21、引脚60、引脚61、引脚63、引脚64、引脚65、引脚66、引脚67、引脚106、引脚107、引脚108、引脚109、引脚99、引脚100、引脚101、引脚2、引脚3、引脚4、引脚5、引脚1、引脚156和引脚157分别对应连接芯片P1的引脚N12、引脚P14、引脚L10、引脚L11、引脚K9、引脚K10、引脚N9、引脚L9、引脚R14、引脚T14、引脚R13、引脚T13、引脚R10、引脚T11、引脚R11、引脚T12、引脚T12、引脚T9、引脚R9、引脚T10、引脚M9、引脚M10、引脚N11、引脚M11、引脚P9、引脚R22和引脚M7；

芯片U1的引脚104、引脚105、引脚142、引脚143、引脚68、引脚69、引脚70、引脚73、引脚74、引脚75、引脚76、引脚77、引脚78、引脚96、引脚97和引脚98分别对应连接芯片P1的引脚M8、引脚N8、引脚M6、引脚N3、引脚L8、引脚T5、引脚R5、引脚T6、引脚R6、引脚T7、引脚R7、引脚T8、引脚R8、引脚R4、引脚T3和引脚R3；芯片U1的引脚150、引脚145、引脚165、引脚147、引脚146、引脚151、引脚28、引脚59、引脚24、引脚25、引脚26、引脚27、引脚30、引脚43、引脚44和引脚45分别对应连接芯片P1的引脚L7、引脚T2、引脚K8、引脚P3、引脚N5、引脚N6、引脚C16、引脚B9、引脚D11、引脚F10、引脚C14、引脚F11、引脚P8、引脚T4、引脚F15和引脚F16。

如图28、图29、图30和图31所示，射频模块包括型号为AD9361的芯片U6，芯片U6的引脚G3分别连接电容C108的一端和电阻R96的一端，电容C108的另一端分别连接电容C109的一端、电容C110的一端和电容C111的一端并接地，电容C109的另一端连接电阻R96的另一端；电容C111的另一端连接电阻R97的一端，电阻R97的另一端分别连接电容C110的另一端和芯片U6的引脚A11；芯片U6的引脚J3分别连接电容C115的一端、电容C113的一端和芯片U8的引脚10，电容C115的另一端分别连接电容C113的另一端、电容C112的一端、电容C114的一端、电容C119的一端、电容C117、电容C116的一端、电容C118的一端、电容C120的一端、电容C121的一端、电容C122的一端、电容C123的一端、电容C125的一端和电容C124的一端并接地；电容C112的另一端分别连接电容C114的另一端、芯片U6的引脚K3和芯片U8的引脚10；电容C119的另一端分别连接电容C117的另一端、芯片U6的引脚F2、芯片U6的引脚E2和芯片U8的引脚10；电容C116的另一端分别连接电容C118的另一端、芯片U6的引脚B10、芯片U6的引脚B9和芯片U8的引脚10；电容C120的另一端分别连接电容C121的另一端、芯片U6的引脚E3、芯片U6的引脚D2、芯片U6的引脚D3和芯片U9的引脚10；电容C122的另一端分别连接电容C123的另一端、芯片U6的引脚F12和芯片U9的引脚10；电容C125的另一端分别连接电容C124的另一端、芯片U6的引脚K4和芯片U9的引脚10；芯片U6的引脚H12分别连接电容C168的一端、电容C169的一端和磁珠FB8的一端，磁珠FB8的另一端分别连接电容C187的一端和芯片U7的引脚F1；电容C168的另一端分别连接电容C169的另一端、电容C187的另一端、电容C188的一端、电容C171的一端和电容C170的一端并接地；电容C188的另一端分别连接磁珠FB9的一端和芯片U7的引脚A1；磁珠FB9的另一端分别连接电容C171的另一端、电容C170的另一端和芯片U6的引脚B8；

芯片U6的引脚M10分别连接电容C153的一端、电容C154的一端和芯片U9的引脚10；电容C153的另一端分别连接电容C154的另一端、电容C156的一端、电容C155的一端、电容C157的一端、电容C158的一端、芯片U6的引脚A2、引脚A1、引脚J1、引脚E1、引脚F1、引脚K1、引脚L1、引脚C1和引脚D1并接地；电容C155的另一端分别连接电容C156的另一端、芯片U6的引脚A8、引脚A7和芯片U9的引脚10；电容C157的另一端分别连接电容C158的另一端、芯片U6的引脚A10、引脚A9、引脚M9和芯片U9的引脚10；

芯片U6的引脚K5通过电阻R105连接芯片U7的引脚F1；芯片U6的引脚L5连接电容C147的一端，电容C147的另一端分别连接电阻R95的一端、芯片U6的引脚H1和引脚C4并接地；电阻R95的另一端连接芯片U6的引脚L4；

芯片U6的引脚M7分别连接电感L2的一端和电容C12的一端，电容C12的另一端连接型号为TC1-1-13M+的芯片U27的引脚4；电感L2的另一端分别连接电感L1的一端、接地电容C15、接地电容C16和芯片U7的引脚A1；电感L1的另一端分别连接芯片U6的引脚M2和电容C13的一端；电容C13的另一端连接芯片U27的引脚6；芯片U27的引脚1通过电容C148分别连接电阻R113的一端和电阻R114的一端，电阻R114的另一端分别连接芯片U27的引脚3、电阻R115的一端、型号为TA0295A的芯片U29的引脚A并接地；电阻R113的另一端分别连接电阻R115的另一端和电容C167的一端，电容C167的另一端连接芯片U29的引脚B；芯片U29的引脚C分别连接电容C150的一端、电容C151的一端和电容C152的一端并接地；芯片U29的引脚D通过电容C149连接电感L3的一端，电感L3的另一端分别连接电容C151的另一端和磁珠FB6的一端，磁珠FB6的另一端分别连接电容C150的另一端、电容C152的另一端和芯片U7的引脚A1；

芯片U6的引脚C2、引脚A4、引脚A6、引脚B12、引脚B1、引脚C10、引脚B2、引脚C7、引脚C8、引脚C9、引脚J2、引脚K2、引脚L2、引脚L3、引脚L7、引脚L8、引脚L9、引脚M4、引脚M6、引脚C12、引脚F3、引脚C11、引脚H2、引脚H3、引脚H6、引脚L10、引脚L11、引脚L12、引脚F7、引脚F9、引脚H7、引脚D12、引脚F11、引脚G12、引脚H10和引脚K12均接地；

芯片U6的引脚B7、引脚B6、引脚B5、引脚B4、引脚D4、引脚E4、引脚E5、引脚E6、引脚F6、引脚F5、引脚F4和引脚G4分别对应连接芯片P1的引脚G11、引脚F13、引脚D15、引脚D16、引脚A3、引脚A4、引脚A2、引脚C3、引脚D3、引脚B5、引脚B4和引脚A6；芯片U6的引脚J6、引脚K5、引脚G5、引脚H5、引脚J5、引脚J4、引脚L6、引脚C5、引脚C6、引脚D6和引脚D5分别对应连接芯片P1的引脚M1、引脚A8、引脚B6、引脚D8、引脚C8、引脚A7、引脚B8、引脚E7、引脚F7、引脚D5、引脚F6和引脚D6。

如图32和图33所示，B码数据模块包括型号为MXPD-033S的芯片U25，芯片U25的引脚2、引脚4、引脚5、引脚6、引脚8分别通过电阻R78、电阻R75、电阻R76、电阻R122和电阻R77连接芯片U7的引脚A1、电容C172的一端、电容C173的一端、电感L4的一端和电感L5的一端，电容C172的另一端分别连接电容C173的另一端、电容C175的一端、电容C176的一端和电容C174的一端并接地；电感L5的另一端分别连接电容C175的另一端、电容C176的另一端和芯片U25的引脚15，电感L4的另一端分别连接电容C174的另一端和芯片U25的引脚16；芯片U25的引脚2、引脚8、引脚12、引脚13、引脚3、引脚18和引脚19分别连接芯片P1的引脚B10、引脚B12、引脚N16、引脚N15、引脚A15、引脚L15和引脚L16；芯片U25的引脚4、引脚5和引脚6分别连接芯片U1的引脚168、引脚167和引脚162。

如图34和图35所示，时钟模块包括型号为MXPD-033S的芯片U26，芯片U26的引脚2、引脚4、引脚5、引脚6、引脚8分别通过电阻R82、电阻R79、电阻R80、电阻R123和电阻R81连接芯片U7的引脚A1、电容C177的一端、电容C178的一端、电感L6的一端和电感L7的一端，电容C177的另一端分别连接电容C178的另一端、电容C180的一端、电容C181的一端和电容C179的一端并接地；电感L7的另一端分别连接电容C180的另一端、电容C181的另一端和芯片U26的引脚15，电感L6的另一端分别连接电容C179的另一端和芯片U26的引脚16；芯片U26的引脚2、引脚8、引脚12、引脚13、引脚3、引脚18和引脚19分别连接芯片P1的引脚B11、引脚B13、引脚M16、引脚M15、引脚A9、引脚K15和引脚K16；芯片U26的引脚4、引脚5和引脚6分别连接芯片U1的引脚80、引脚79和引脚163。

如图36和图37所示，授时器包括频率为24MHz的有源晶振X1和频率为16.368MHz的有源晶振X2，有源晶振X1的引脚1通过电阻R162分别连接电容C1的一端、有源晶振X1的引脚4和磁珠FB10的一端，磁珠FB10的另一端连接芯片U7的引脚A1；电容C1的另一端连接有源晶振X1的引脚2并接地；有源晶振X1的引脚3分别通过电阻R2和电阻R1连接芯片P1的引脚E1和芯片U1的引脚29；有源晶振X2的引脚1通过电阻R161分别连接电容C2的一端、有源晶振X2的引脚4和磁珠FB11的一端，磁珠FB11的另一端连接芯片U7的引脚A1；电容C2的另一端连接有源晶振X2的引脚2并接地；有源晶振X2的引脚3通过电阻R4连接芯片P1的引脚E16。

本实用新型通过授时器向FPGA模块进行授时，ARM系统可以与外部上位机进行通信，并且可以通过ARM系统向FPGA模块发送控制数据信息，FPGA模块可以通过时钟模块和B码数据模块以光纤的形式向伪卫星发送时钟数据和B码数据，实现伪卫星的时间校准和位置校准，有利于提高伪卫星的定位效果；也可以通过射频模块与其他终端进行无线通信，便于本系统后期的应用扩展。