一种多通道兼容雷达信号处理的FPGA架构设计的制作方法

本发明属于雷达信号处理技术领域，具体涉及一种多通道fpga架构的设计。

背景技术：

随着现代雷达技术的发展，雷达产品的各项指标越来越高、雷达信号处理的算法流程越来越复杂、响应速度需求越来越快，这些都对雷达信号处理的硬件能力提出很高的要求。传统的机载、车载、船载等雷达，由于载体的空间限制，对雷达信号处理的硬件数量都有严格的限制。近些年，无人机、智能机器人、城市作战等领域的兴起，对雷达信号处理的硬件体积和功耗提出了更高的要求。

现场可编程门阵列fpga具有单位运算量功耗低和处理能力强的特点，逐渐成为上述雷达信号处理需求和硬件平台矛盾的主要解决方案。一个基于fpga的信号处理工程开发往往耗费大量人力和时间成本，而当前客户的指标要求不断提高，雷达应用场景多变，信号处理流程越发复杂。在激烈的市场竞争中，有限的资源空间与复杂多变的信号形式成为一对急需解决的矛盾。

设计一种能够兼容不同通道数，动态分配计算资源，完成雷达信号处理流程的fpga处理架构，提供一种多通道兼容雷达信号处理fpga架构设计，通过对数据接收缓存、处理数据重分配及信号处理功能重构，实现对多通道数据的兼容处理，解决有限资源空间下使用fpga完成多多场景复杂波形雷达信号处理的问题，成为解决上述矛盾的一个思路。

技术实现要素：

本发明为了解决现有技术存在的问题，提出了一种多通道兼容雷达信号处理的fpga架构设计，为了实现上述目的，本发明采用了以下技术方案。

通道重构参数配置，接收控制数据并解析指令，产生配置参数，根据当前通道数生成数据存储方案，为多通道数据接收缓存控制、多通道数据分配、信号处理重构区域、多通道数据输出配置相应的处理参数，实现兼容的多通道数据处理。

多通道数据接收缓存控制，接收外部雷达信号输入的通道数据，根据存储方案整理数据，送至交换开关，为雷达多通道数据实时动态重构准备数据的接收缓存。

设置交换开关和ddr控制器，根据需处理数据的最大读写吞吐率增加或减少ddr控制器的数量，对多通道数据接收缓存控制、多通道数据分配、信号处理重构区域、多通道数据输出对ddr的读写需求进行数据仲裁，将数据送至ddr控制器，访问ddr器件并完成读写。

多通道数据分配，通过交换开关读出通道数据，根据系统工作场景的需求，重新分配多通道数据，送至信号处理重构区域。

信号处理重构，根据通道重构参数配置产生的参数，根据需求确定信号处理重构区域的算法内容与排序，动态重构内部算法处理流程，完成雷达数据信号处理，送至交换开关，实现兼容的多通道处理。

多通道数据输出，根据参数配置通道数据格式，读出信号处理结果并打包，送至次级处理系统，实现实时动态重构多通道数据的输出。

进一步的，信号处理重构包括3部分：脉冲压缩、相参积累、cfar算法处理。

进一步的，根据外部采样数据的下行速率和cfar算法处理对ddr读写速率的需求，交换开关在应用侧集成数个端口，在硬件ddr侧集成数个ddr控制端口，进行ddr读写访问的数据交换的仲裁控制。

进一步的，根据通道重构配置的参数，动态重构配置两组脉冲压缩、相参积累、cfar算法处理，并行处理多通道数据分配送入的多通道数据，将结果通过交换开关写入ddr。

本发明兼容多通道雷达数据实时处理，通过对多通道数据存储方案配置、信号处理过程动态配置，完成兼容多通道数据处理功能；本发明接口标准化，ddr控制器、交换开关和各算法接口均采用axi标准接口，解决信号处理重构区域算法调整时接口的兼容问题；本发明具有高度灵活性，信号处理重构区域内算法内容可以根据具体应用领域算法需求更改，实现fpga复杂信号处理功能。

附图说明

图1是通用的架构设计，图2是定制的架构设计。

具体实施方式

以下结合附图对本发明的技术方案做具体的说明。

通用的架构设计，如图1所示：

通道重构参数配置，接收控制数据并解析指令，产生配置参数，根据当前通道数生成数据存储方案，为多通道数据接收缓存控制、多通道数据分配、信号处理重构区域、多通道数据输出配置相应的处理参数，实现兼容的多通道数据处理；

多通道数据接收缓存控制，接收外部雷达信号输入的通道数据，根据存储方案整理数据，送至交换开关，为雷达多通道数据实时动态重构准备数据的接收缓存；

设置交换开关和ddr控制器，根据实际使用的需求增加或减少ddr控制器的数量，对多通道数据接收缓存控制、多通道数据分配、信号处理重构区域、多通道数据输出对ddr的读写需求进行数据仲裁，将数据送至ddr控制器，访问ddr器件并完成读写；

多通道数据分配，通过交换开关读出通道数据，根据系统工作场景的需求，重新分配多通道数据，送至信号处理重构区域；

信号处理重构，根据通道重构参数配置产生的参数，动态重构内部算法处理流程，完成雷达数据信号处理，送至交换开关，实现兼容的多通道处理；

多通道数据输出，根据参数配置通道数据格式，读出信号处理结果并打包，送至次级处理系统，实现实时动态重构多通道数据的输出。

定制的8通道架构设计，如图2所示：

信号处理重构包括3部分：脉冲压缩、相参积累、cfar算法处理；

根据外部采样数据的下行速率和cfar算法处理对ddr读写速率的需求，交换开关在应用侧集成6个端口，在硬件ddr侧集成2个ddr控制端口，进行ddr读写访问的数据交换的仲裁控制；

通道重构参数配置，接收控制数据，解析得到通道数为8，配置多通道数据接收缓存控制，生成8通道的数据缓存方案；

多通道数据接收缓存控制，接收外部8通道数据，根据存储方案，整理数据送至交换开关，交换开关完成数据仲裁，送至ddr控制器，写入ddr；

通道重构参数配置，解析数据通过率和通道数配置，多通道数据分配读取8通道数据，重新分配为两路，并行送入信号处理重构区域。

信号处理重构，根据通道重构配置的参数，动态重构配置两组脉冲压缩、相参积累、cfar算法处理，并行处理多通道数据分配送入的两路通道数据，将结果通过交换开关写入ddr；

多通道数据输出，按照通道重构参数配置的通道数据格式，读出信号处理结果，送至次级处理分系统。

上述作为本发明的实施例，并不限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均包含在本发明的保护范围之内。

技术特征：

1.一种多通道兼容雷达信号处理的fpga架构设计，包括：通道重构参数配置，多通道数据接收缓存控制，设置交换开关和ddr控制器，多通道数据分配，信号处理重构，多通道数据输出，其特征在于，包括：通道重构参数配置，接收控制数据并解析指令，产生配置参数，根据当前通道数生成数据存储方案，为多通道数据接收缓存控制、多通道数据分配、信号处理重构区域、多通道数据输出配置相应的处理参数；多通道数据接收缓存控制，接收外部雷达信号输入的通道数据，根据存储方案整理数据，送至交换开关，为雷达多通道数据实时动态重构准备数据的接收缓存；设置交换开关和ddr控制器，根据需处理数据的最大读写吞吐率增加或减少ddr控制器的数量，为多通道数据接收缓存控制、多通道数据分配、信号处理重构、多通道数据输出对ddr的读写需求进行数据仲裁，将数据送至ddr控制器，访问ddr器件并完成读写；多通道数据分配，通过交换开关读出通道数据，根据系统工作场景的需求，重新分配多通道数据，送至信号处理重构区域；信号处理重构，根据需求确定信号处理重构区域的算法内容与排序，动态重构内部算法处理流程，完成雷达数据信号处理，送至交换开关；多通道数据输出，根据参数配置通道数据格式，读出信号处理的结果并打包，送至次级处理系统，实现实时动态重构多通道数据的输出。

2.根据权利要求1所述的多通道兼容雷达信号处理的fpga架构设计，其特征在于，所述信号处理重构，包括：脉冲压缩、相参积累、cfar算法处理。

3.根据权利要求2所述的多通道兼容雷达信号处理的fpga架构设计，其特征在于，所述信号处理重构，包括：根据通道重构配置的参数，动态重构配置两组脉冲压缩、相参积累、cfar算法处理，并行处理多通道数据分配送入的多通道数据，将结果通过交换开关写入ddr。

4.根据权利要求3所述的多通道兼容雷达信号处理的fpga架构设计，其特征在于，所述设置交换开关和ddr控制器，包括：根据外部采样数据的下行速率和cfar算法处理对ddr读写速率的需求，交换开关在应用侧集成数个端口，在硬件ddr侧集成数个ddr控制端口，进行ddr读写访问的数据交换的仲裁控制。

技术总结
本发明公开了一种多通道兼容雷达信号处理的FPGA架构设计，通过对数据接收缓存、处理数据重分配及信号处理模块功能重构，实现对多通道数据的兼容处理，解决有限资源空间下使用FPGA完成多场景复杂波形雷达信号处理的问题。

技术研发人员：李品;韩文俊;凌元;孙健;吴庆楠
受保护的技术使用者：中国电子科技集团公司第十四研究所
技术研发日：2020.03.09
技术公布日：2020.06.26