一种基于多通道ADC和FPGA的同步采集处理卡系统的制作方法

本发明涉及超高速数据采集处理技术领域，尤其涉及一种基于多通道adc和fpga的同步采集处理卡系统。

背景技术：

多通道adc和fpga的同步采集处理卡系统主要应用于阵列信号处理、多通道无线电监测测向系统、通信雷达测试仪器等需要多路数据同步采集处理的场合，这些应用中要求采集处理板具有高速高精度的数据采集能力，能够同步采集多路输入信号，并进行高速数据处理和高速数据传输。

当前业内大多数采集处理板都是由1～2片adc和fpga芯片构建的，存在采样率低、不能适应多路同步高速高精度采集和存储、传输带宽小、信号处理和数据处理能力差等缺点。

技术实现要素：

本发明的目的是为了解决上述的问题，而提出的一种基于多通道adc和fpga的同步采集处理卡系统。

为了实现上述目的，本发明采用了如下技术方案：

一种基于多通道adc和fpga的同步采集处理卡系统，包括时钟管理单元、多片adc芯片、两片fpga芯片、多组ddr3芯片、电源分配网络，所述时钟管理单元产生多路同步采样时钟和参考时钟，所述adc芯片用于对smp接入的中频信号进行采集和转换，所述多片ad芯片与fpga1通信，所述fpga1与fpga2之间通信，所述fpga1通过板卡的高速vpx连接器实现高速采样数据输出，所述fpga2通过板卡的高速vpx连接器与控制计算机或者另一个同步采集处理卡通信。

作为上述技术方案的进一步描述：

所述时钟管理单元包括一个100mhz晶振、一个压控振荡器vcxo芯片和一个低相噪支持jesd204b的锁相环pll芯片，通过时钟管理单元将采样时钟和参考时钟做等长处理后分配给多片adc芯片，每一路adc芯片对应一路采样时钟和一路参考时钟，同时为fpga1和fpga2提供同步数据接收时钟；

时钟管理单元能够产生最高2500mhz的多路采样时钟，每一路输出时钟具有相同的相位且时钟相位独立调节；

时钟管理单元对板卡外输出差分参考时钟，且接收板卡外输入的差分参考时钟，用于扩展板卡间的同步级联使用。

作为上述技术方案的进一步描述：

所述多片adc芯片上的smp接入的多路中频信号通过vpx连接器的p2和p6接口，通过射频电缆连接到板上的多路smp连接器，每一路smp连接器对应一片adc，通过smp将多路中频信号分别传输给多片adc芯片，中频信号经过前端变压器耦合，由单端信号转换为差分信号，再输入adc芯片，adc芯片采样率最高为14bit/1000msps或者12bit/2500msps采样，多片adc芯片采样数据通过jesd204b协议输入fpga1处理，时钟和数据的同步接收在fpga1中完成,fpga1经过fft进行时频分析，并根据电平大小触发数据采集、存储和转发。

作为上述技术方案的进一步描述：

所述fpga1选用virtex-7系列的xc7vx690t-2ffg1927i芯片，所述fpga1用于接收多片adc芯片输出的多路采样数据并进行处理，将触发采集的数据缓存到ddr3存储器或者经vpx连接器直接转发输出，并将处理后的数据传输给fpga2；

所述fpga2选用virtex-7系列的xc7k325t-2ffg900i芯片，用于将fpga1送入的数据进一步运算，并将运算结果缓存打包后传输给上位机，所述fpga2也将上位机的各种控制指令和数据转发到fpga1；

所述fpga1和fpga2之间通过一组gtx-x4连接，所述fpga1和fpga2之间还包括至少二十对lvds并行连接，fpga1和fpga2的jtag串成菊花链形式，jtag调试接口采用j30j连接器，输出到板卡的前面板。

作为上述技术方案的进一步描述：

所述fpga1通过一组gtx-x8高速串行总线，连接到板卡的vpx连接器的p3端口，用于高速采样数据输出；

所述fpga2通过两组gtx-x4高速串行总线，连接到板卡的vpx连接器的p1端口，用于信号处理结果输出；

高速串行总线gtx的每条lane的线速率最高为6.25gbps，满足最高5gb/s的数据传输要求。

作为上述技术方案的进一步描述：

所述fpga1和fpga2分别外挂两组ddr3存储器，每一组所述ddr3存储器容量为128mb到512mb，数据位宽为32bit，两组ddr3组合为一组数据位宽为64bit的存储器，所述的多组ddr3存储器用于缓存adc芯片的采样数据或者信号处理结果。

作为上述技术方案的进一步描述：

所述fpga2外接rs-422/rs-485接口芯片，通过rs-422/rs-485总线进行远距离数据传输或控制，传输数据率最高10mbps；

fpga2外接两片mlvds接口芯片，支持八路mlvds总线通信，用于同一设备内的不同板卡间进行实时数据交互，传输速率125mbps以上。

作为上述技术方案的进一步描述：

所述fpga2外接一个千兆网phy芯片，千兆网phy芯片通过gmii模式与板卡前面板的rj45连接器连接，用于板卡调试，千兆网phy芯片通过sgmii模式与vpx连接器连接，用于对外数据交互或用于本板卡调试。

综上所述，由于采用了上述技术方案，本发明的有益效果是：

1、本发明中，采样时钟管理单元提供多片adc同步采样所需的采样时钟和参考时钟，便于扩展adc通道数，adc芯片采样率最高为14bit/400msps或者12bit/2500msps，又以adc+fpga+ddr3构架完成数据采集、处理和缓存，fpga选用高速gtx数量多、资源丰富的xc7vx690t-2ffg1927i芯片，使本发明具有同步采集通道数多，数据存储量大、处理能力强、数据传输带宽宽等优点，可以满足阵列信号处理对多通道同步数据采集的市场需求。

2、本发明中，采用2片fpga协同处理，其中一片用于多片adc数据接收和处理，另一片作为协处理器并负责对外数据交互接口，做到了成本、体积、功耗的平衡，通过通道数的灵活裁剪满足不同场合的应用需求。

附图说明

图1为本发明中一种实施方式的原理框图；

图2为本发明中时钟分配结构示意图；

图3为本发明中板卡连接结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

实施例一：

请参阅图1，一种基于多通道adc和fpga的同步采集处理卡系统，包括时钟管理单元、n片adc芯片、两片fpga芯片、四组ddr3芯片、电源分配网络，从vpx连接器p6或者p2输入的n路模拟中频信号，通过射频电缆分别连接到多路smp接入端，经过前端变压器耦合，由单端信号转换为差分信号，再输入对应的adc芯片，adc芯片选用采样率最高为14bit/1000msps的ad9680bcpz-1000芯片或者12bit/2500msps的ad9625bbpz-2.5芯片，多片adc芯片采样数据通过jesd204b协议传输到fpga1，fpga1选用virtex-7系列的xc7vx690t-2ffg1927i芯片，时钟和数据的同步接收在fpga1中完成；fpga1经过fft进行时频分析，并根据电平大小触发数据采集、存储和转发。

fpga1通过一组gtx-x8高速串行总线与板卡的高速vpx连接器p3端口连接，用于高速采样数据输出；fpga2通过两组gtx-x4高速串行总线与板卡的高速vpx连接器p1端口连接，用于信号处理结果输出及控制数据交互；fpga1与fpga2之间通过gtx-x4连接通信；gtx高速串行总线的每条lane的线速率最高为6.25gbps，支持rapidio或者aurora高速串行数据传输协议，可以满足最高5gb/s的数据传输要求；fpga1和fpga2之间还包括至少二十对lvds并行连接，用于相互传输数据和控制信息。

fpga1和fpga2分别外挂两组ddr3存储器芯片，ddr3芯片选用mt41k256m16yw-125，每一组ddr3存储器容量为128mb到512mb，数据位宽为32bit，两组ddr3组合为一组数据位宽为64bit的存储器，也可以组合为两组数据位宽为32bit的乒乓存储器切换使用。

如图2所示，时钟管理单元包括一个100mhz晶振、一个压控振荡器vcxo芯片和一个低相噪支持jesd204b的锁相环pll芯片，通过时钟管理单元将采样时钟和参考时钟做等长处理后分配给多片adc芯片，每一路adc芯片对应一路采样时钟和一路参考时钟。

每一路输出时钟具有相同的相位且时钟相位可以独立调节。

时钟管理单元既可以对板卡外输出差分参考时钟，也能接收板卡外输入的差分参考时钟，用于扩展板卡间的同步级联使用。

fpga1和fpga2的jtag串成菊花链形式，jtag调试接口采用j30j连接器，输出到板卡的前面板，板卡前面板的四组共八个指示灯，用于指示电源、adc/fpga工作状态、时钟状态和数据传输状态等。

实施例二：

本实施例是在上述实施例基础上做的进一步改进，如图1所示，在本实施例中，fpga2外接rs-422/485接口芯片，rs-422/485芯片选用max3491/max3485，通过rs-422/485总线接收外部输入的时统信息或者互传通信信息；通过mlvds总线或rs-422/485总线，实现远距离的数据传输或控制；fpga2外接一个千兆网phy芯片，芯片型号为88e1111-b2-bab1i000，phy芯片通过gmii模式与板卡前面板的rj45连接器连接，用于板卡调试，phy芯片通过sgmii模式与vpx连接器连接，用于对外通信或用于本板卡的调试。

本实施例增加了用于多个板卡之间通信的mlvds数据传输总线，以及设备之间通信的rs-422/485数据传输总线，由此扩展了不同距离的板卡或者设备间的通信能力，满足多种应用场合的数据传输需求。

实施例三：

本实施例是在上述实施例基础上做的进一步改进，如图3所示，在本实施例中，板卡1、板卡2、板卡3为三个相同的实施例1的多通道adc和fpga的同步采集处理卡，板卡1输出1路参考时钟经过背板连接到板卡2的参考时钟输入端，板卡2输出1路参考时钟经过背板连接到板卡3的参考时钟输入端，由此将3个板卡的时钟同步起来，使得板卡1、板卡2和板卡3的共计3×n路采样时钟和3×n路参考时钟具有稳定的相位同步关系，从而将3个板卡的3×n片adc的采样数据同步起来，实现了3×n路数据的同步采样。在级联时钟的容差范围内，可以实现更多片adc的同步采样，满足阵列信号处理等需要多路数据同步采样处理的应用需求。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。