电压调节器和具有其的半导体存储器装置的制作方法

电压调节器和具有其的半导体存储器装置
1.相关申请的交叉引用
2.本技术要求2021年6月16日提交于韩国知识产权局的韩国专利申请no.10-2021-0077765的优先权，其公开内容整体以引用方式并入本文中。
技术领域
3.本公开的示例实施例涉及一种电压调节器和具有其的半导体存储器装置。


背景技术：

4.电压调节器可以是生成低于输入电源电压的输出电源电压的电路。低压降(ldo)调节器是一种电压调节器。一般电压调节器被配置为生成比输入电源电压低第一预定(或另选地，期望)电压(例如，2v)或更多的输出电源电压。然而，低压降调节器可被配置为生成比输入电源电压低第二预定(或另选地，期望)电压(例如，0.5v)或更少的输出电源电压。


技术实现要素：

5.本公开的示例实施例提供了一种即使电流负载单元突然执行操作也能够稳定地生成输出电源电压的电压调节器以及具有其的半导体存储器装置。
6.本公开的示例实施例的目的不限于上述目的，本领域技术人员将基于本公开的以下描述清楚地理解其它未提及的目的。
7.根据本公开的示例实施例的电压调节器可包括：放大器，其被配置为对参考电压和反馈电压之间的差进行放大以生成放大器输出电压；电压反馈单元，其连接在输出电源电压生成节点和地电压之间，并且被配置为生成与输出电源电压对应的反馈电压，输出电源电压生成节点生成输出电源电压；第一传输门单元，其连接在输入电源电压和输出电源电压生成节点之间，并且响应于目标电平的放大器输出电压被驱动以提供第一电流；电流负载复制单元，其连接在输出电源电压生成节点与地电压之间，并且被配置为大小小于电流负载单元以消耗第一电流；以及传输单元，其连接在输入电源电压与输出电源电压生成节点之间，并且当电流负载单元执行操作时响应于目标电平的放大器输出电压被驱动，以提供大于第一电流的第二电流。
8.根据本公开的示例实施例的电压调节器可包括：放大器，其被配置为对参考电压与反馈电压之间的差进行放大以生成放大器输出电压；分压器，其连接在输出电源电压生成节点与地电压之间，并且被配置为对输出电源电压进行分压以生成反馈电压，输出电源电压生成节点生成输出电源电压；第一传输门单元，其连接在输入电源电压与输出电源电压生成节点之间，并且响应于目标电平的放大器输出电压被驱动以向输出电源电压生成节点提供第一电流；电流负载复制单元，其连接在输出电源电压生成节点与地电压之间，并且被配置为大小小于电流负载单元以消耗第一电流；传输单元，其连接在输入电源电压与输出电源电压生成节点之间，并且当电流负载单元响应于使能信号执行操作时，响应于使能信号被导通，并且响应于目标电平的放大器输出电压被驱动以向输出电源电压生成节点提
供大于第一电流的第二电流；以及输出电容器，其连接在输出电源电压生成节点与地电压之间。
9.根据本公开的示例实施例的半导体存储器装置可包括：电压调节器，其被配置为接收外部电源电压，并且生成低于外部电源电压的内部电源电压至内部电源电压生成节点；时钟信号缓冲器，其连接到内部电源电压生成节点以接收内部电源电压，并且响应于时钟使能信号被启用以缓冲外部时钟信号以生成内部时钟信号；命令和地址生成器，其被配置为响应于外部时钟信号和时钟使能信号将命令和地址解码以生成活动命令、读取命令和写入命令，并且生成包括在命令和地址中的地址信号作为响应于活动命令的行地址，并且作为响应于读取命令或写入命令的列地址；行解码器，其被配置为将行地址解码以生成多个字线选择信号；列解码器，其被配置为将列地址解码以生成多个列选择信号；以及存储器单元阵列，其包括连接在由多个字线选择信号选择的多条字线与由多个列选择信号选择的多条位线之间的多个存储器单元，其中，电压调节器可包括：放大器，其被配置为对参考电压与反馈电压之间的差进行放大以生成放大器输出电压；电压反馈单元，其连接在内部电源电压生成节点与地电压之间，并且被配置为生成与内部电源电压对应的反馈电压；第一传输门单元，其连接在外部电源电压与内部电源电压生成节点之间，并且响应于目标电平的放大器输出电压被驱动以向内部电源电压生成节点提供第一电流；时钟信号缓冲器复制单元，其连接在内部电源电压生成节点与地电压之间，并且被配置为大小小于时钟信号缓冲器以消耗第一电流；以及传输单元，其连接在外部电源电压与内部电源电压生成节点之间，并且当时钟信号缓冲器响应于时钟使能信号执行操作时响应于目标电平的放大器输出电压被驱动，以向内部电源电压生成节点提供大于第一电流的第二电流。
附图说明
10.图1是示出根据本公开的示例实施例的电压调节器的配置的电路图。
11.图2a和图2b是图1所示的电压调节器的等效电路图。
12.图3是示出根据示例实施例的电压调节器的基于使能信号的操作的示图。
13.图4是示出根据本公开的示例实施例的电压调节器的配置的电路图。
14.图5是图4所示的电压调节器的等效电路图。
15.图6是示出根据本公开的示例实施例的电压调节器的配置的电路图。
16.图7是示出根据本公开的示例实施例的电压调节器的配置的电路图。
17.图8是示出根据本公开的示例实施例的半导体存储器装置的配置的框图。
18.图9是根据本公开的示例实施例的时钟信号缓冲器的电路图。
19.图10是根据本公开的示例实施例的时钟信号缓冲器复制单元的电路图。
具体实施方式
20.以下，将参照附图描述根据本公开的示例实施例的电压调节器和具有其的半导体存储器装置。
21.图1是示出根据本公开的示例实施例的电压调节器的配置的电路图。电压调节器100可包括放大器10、电压反馈单元20、电流负载复制单元30、第一传输门单元12、传输单元60和/或输出电容器c1。传输单元60可包括第二传输门单元40、第一开关单元42、第三传输
门单元50和/或第二开关单元52。电流负载单元200可以是接收从电压调节器100生成的输出电源电压vint以执行操作的组件。
22.以下将描述图1所示的每个组件。
23.放大器10可对参考电压vref和反馈电压vf之间的差进行放大以生成放大器输出电压vd。例如，放大器10可以在反馈电压vf是低于参考电压vref的电平时减小放大器输出电压vd的电平，并且在反馈电压vf是高于参考电压vref的电平时增大放大器输出电压vd的电平。
24.电压反馈单元20可生成与输出电源电压生成节点nd处的电压对应的反馈电压vf。电压反馈单元20可以是包括串联连接在输出电源电压生成节点nd和地电压之间的第一电阻器r1和第二电阻器r2的分压器。分压器可对输出电源电压生成节点nd处的电压进行分压以生成反馈电压vf。
25.第一传输门单元12可连接在输入电源电压vext和输出电源电压生成节点nd之间，并且响应于放大器输出电压vd被驱动以向输出电源电压生成节点nd提供电流。例如，在电流负载复制单元30被配置为消耗第一电流i1的情况下，第一传输门单元12可响应于目标电平的放大器输出电压vd被驱动以向输出电源电压生成节点nd提供第一电流i1。第一传输门单元12可以是第一pmos晶体管p1。当目标电平的放大器输出电压vd减小时，第一传输门单元12可增大要被提供给输出电源电压生成节点nd的第一电流i1，当目标电平的放大器输出电压vd增大时减小要被提供给输出电源电压生成节点nd的第一电流i1。
26.通过复制连接在输出电源电压生成节点nd和地电压之间电流负载单元200，电流负载复制单元30可被配置为大小小于电流负载单元200。例如，构成电流负载复制单元30的晶体管的大小可以是构成电流负载单元200的晶体管的大小的预定(或另选地，期望)倍数分之一(例如，n分之一，其中，n可以是整数)。
27.电流负载单元200可以是连接在输出电源电压生成节点nd和地电压之间并接收输出电源电压vint以执行操作的组件，并且可响应于使能信号en执行操作。例如，在电流负载单元200被配置为在响应于使能信号en执行操作时消耗第二电流i2的情况下，电流负载复制单元30可被配置为消耗第一电流i1，第一电流i1是第二电流i2的预定(或另选地，期望)倍数分之一(例如，n分之一，其中，n可以是整数)。
28.第二传输门单元40可包括并联连接在输入电源电压vext和n/2个第一节点n11至n1(n/2)之间的n/2个第二pmos晶体管p21至p2(n/2)。n/2个第二pmos晶体管p21至p2(n/2)可响应于放大器输出电压vd被驱动以向输出电源电压生成节点nd提供第二电流i2/2。例如，n/2个第二pmos晶体管p21至p2(n/2)中的每一个可具有与第一pmos晶体管p1相同的大小，n/2个第二pmos晶体管p21至p2(n/2)可响应于目标电平的放大器输出电压vd向输出电源电压生成节点nd提供第二电流i2/2。n/2个第二pmos晶体管p21至p2(n/2)可以在目标电平的放大器输出电压vd减小时增大要被提供给输出电源电压生成节点nd的(n/2)
×
第一电流i1(即，第二电流i2/2)，并且在目标电平的放大器输出电压vd增大时减小要被提供给输出电源电压生成节点nd的(n/2)
×
第一电流i1(即，第二电流i2/2)。
29.第三传输门单元50可包括并联连接在n/2个第二节点n21至n2(n/2)和输出电源电压生成节点nd之间的n/2个第三pmos晶体管p31至p3(n/2)。n/2个第三pmos晶体管p31至p3(n/2)可响应于放大器输出电压vd被驱动以向输出电源电压生成节点nd提供第二电流i2/
2。例如，n/2个第三pmos晶体管p31至p3(n/2)中的每一个可具有与第一pmos晶体管p1相同的大小，n/2个第三pmos晶体管p31至p3(n/2)可响应于目标电平的放大器输出电压vd将第二电流i2/2提供给输出电源电压生成节点nd。n/2个第三pmos晶体管p31至p3(n/2)可以在目标电平的放大器输出电压vd减小时增大要被提供给输出电源电压生成节点nd的(n/2)
×
第一电流i1(即，第二电流i2/2)，并且在目标电平的放大器输出电压vd增大时减小要被提供给输出电源电压生成节点nd的(n/2)
×
第一电流i1(即，第二电流i2/2)。
30.第一开关单元42可包括并联连接在n/2个第一节点n11至n1(n/2)和输出电源电压生成节点nd之间的n/2个第一开关sw11至sw1(n/2)。n/2个第一开关sw11至sw1(n/2)可以是n/2个第四pmos晶体管。n/2个第一开关sw11至sw1(n/2)可响应于使能信号en被导通。
31.第二开关单元52可包括并联连接在输入电源电压vext和n/2个第二节点n21至n2(n/2)之间的n/2个第二开关sw21至sw2(n/2)。n/2个第二开关sw21至sw2(n/2)可以是n/2个第五pmos晶体管。n/2个第二开关sw21至sw2(n/2)可响应于使能信号en被导通。
32.借助第一节点n11至n1(n/2)与输出电源电压生成节点nd之间的第一开关单元42的连接以及输入电源电压vext与第二节点n21至n2(n/2)之间的第二开关单元52的连接，可以抵消放大器输出电压vd的减小和放大器输出电压vd的增大，因此不会影响放大器输出电压vd，其中，所述放大器输出电压vd的减小由当第二pmos晶体管p21至p2(n/2)中的每一个被导通时在第二pmos晶体管p21至p2(n/2)中的每一个的栅极和漏极之间可能生成的ac耦合电容导致，所述放大器输出电压vd的增大由当第三pmos晶体管p31至p3(n/2)中的每一个被导通时在第三pmos晶体管p31至p3(n/2)中的每一个的栅极和源极之间可能生成的ac耦合电容导致。
33.在电流负载单元200被配置为在响应于使能信号en执行操作时消耗第二电流i2的一些示例实施例中，传输单元60可响应于使能信号en被导通并且响应于目标电平的放大器输出电压vd被驱动以将第二电流i2提供给输出电源电压生成节点nd。即，当第一传输门单元12响应于目标电平的放大器输出电压vd被驱动时，传输单元60可提供第二电流i2，第二电流i2是被提供给输出电源电压生成节点nd的第一电流i1的预定(或另选地，期望)倍(例如，n倍)。
34.输出电容器c1可连接在输出电源电压生成节点nd和地电压之间。当电流负载单元200在输出电源电压生成节点nd处发生瞬态电流变化时，输出电容器c1可允许电流被传输至电流负载单元200。可不采用输出电容器c1。
35.以不同于图1所示的方式，第二传输门单元40可被配置为包括更大大小(即，n/2倍大小)的一个第二pmos晶体管，第三传输门单元50可被配置为包括更大大小(即，n/2倍大小)的一个第三pmos晶体管，第一开关单元42可被配置为包括一个第一开关，第二开关单元52可被配置为包括一个第二开关。
36.图2a是图1所示的电压调节器的等效电路图，其示出当电流负载单元200的操作响应于使能信号en被禁用并且第一开关单元42和第二开关单元52二者响应于使能信号en断开时电压调节器100的建模配置。
37.参照图2a，当目标电平的放大器输出电压vd被施加到第一传输门单元12并且第一电流i1通过电流负载复制单元30被消耗时，第一传输门单元12的第一pmos晶体管p1可被描绘为电阻器r，电流负载复制单元30可被描绘为电阻器r。在一些示例实施例中，第一电流i1
可被表示为vext/2r，输出电源电压vint可被表示为vext/2。
38.图2b是图1所示的电压调节器的等效电路图，其示出当电流负载单元200的操作响应于使能信号en被启用并且第一开关单元42和第二开关单元52二者响应于使能信号en被导通时电压调节器100的建模配置。另外，图2b的等效电路图示出当第二传输门单元40被配置为包括n/2个第二pmos晶体管p21至p2(n/2)，第三传输门单元50被配置为包括n/2个第三pmos晶体管p31至p3(n/2)，并且第一pmos晶体管p1、n/2个第二pmos晶体管p21至p2(n/2)中的每一个和n/2个第三pmos晶体管p31至p3(n/2)中的每一个大小相同时电压调节器100的建模配置。
39.参照图2b，当目标电平的放大器输出电压vd被施加到第一传输门单元12、第二传输门单元40和第三传输门单元50，第一电流i1通过电流负载复制单元30被消耗并且第二电流i2(例如，n
×
i1(＝ni1))通过电流负载单元200被消耗时，第一传输门单元12的第一pmos晶体管p1可被描绘为电阻器r，n/2个第二pmos晶体管p21至p2(n/2)和n/2个第三pmos晶体管p31至p3(n/2)中的每一个可被描绘为电阻器r，并且电流负载单元200可被描绘为电阻器r/n。在一些示例实施例中，第二电流i2可被表示为n
×
(vext/2r)，输出电源电压vint可被表示为vext/2。
40.参照图2a和图2b，在根据本示例实施例的电压调节器100中，当电流负载单元200不操作时的输出电源电压vint与当电流负载单元200响应于使能信号en进行操作时的输出电源电压vint可相同(即，vext/2)。即，即使电流负载单元200响应于使能信号en突然执行操作，放大器输出电压vd也可维持目标电平，并且传输单元60可响应于目标电平的放大器输出电压vd提供第二电流i2，以使得输出电源电压生成节点nd处的电压(即，输出电源电压vint)的电平不会降低。
41.图3是示出根据示例实施例的电压调节器的基于使能信号en的操作的示图。
42.参照图2a和图3，在使能信号en为“高”电平的时段t1中，通过电流负载复制单元30消耗的负载电流iload可为第一电流i1，放大器输出电压vd可具有目标电平vdtar，输出电源电压vint可为vext/2，第一电流i1可被表示为
–
vext/2r。在该时段t1中，第一电流i1可在电流范围δi1内增大或减小，输出电源电压vint也可在电压范围δvint内增大或减小，放大器输出电压vd也可在电压范围δvd内增大或减小。电压调节器100可以以以下方式操作：当负载电流iload增大时，反馈电压vf减小以使目标电平vdtar减小，并且当负载电流iload减小时，反馈电压vf增大以使目标电平vdtar增大，从而将输出电源电压vint维持在vext/2。
43.参照图2b和图3，在使能信号en为“低”电平的时段t2中，由于第一电流i1通过电流负载复制单元30被消耗并且第二电流i2通过电流负载单元200被消耗，所以负载电流iload可为i1+i2，放大器输出电压vd可具有目标电平vdtar，输出电源电压vint可为vext/2，并且负载电流iload可被表示为-(vext/2r+n(vext/2r))。在该时段t2中，负载电流iload可在预定(或另选地，期望)电流范围δi1+δi2内增大或减小，输出电源电压vint和放大器输出电压vd可在与时段t1中相同或相似的范围内增大或减小。电压调节器100可以以下方式操作：当负载电流iload增大时，反馈电压vf减小以使目标电平vdtar减小，并且当负载电流iload减小时，反馈电压vf增大以使目标电平vdtar增大，从而将输出电源电压vint维持在vext/2。即，在时段t2中，即使负载电流iload突然增大至电流i1+i2，也可维持与时段t1中几乎相
同的输出电源电压vint和放大器输出电压vd。
44.图4是示出根据本公开的示例实施例的电压调节器的配置的电路图。除了图1所示的电压调节器100的配置之外，图4所示的电压调节器100’还可包括第三开关sw3和第四开关sw4。另外，电压调节器100’还可在其外部包括反相器inv。
45.以下将描述图4所示的多个附加组件中的每一个的功能。
46.第三开关sw3可连接在第一传输门单元12和输出电源电压生成节点nd之间并且响应于反相使能信号enb被导通。例如，第三开关sw3可以是第六pmos晶体管，其连接在第一pmos晶体管p1的漏极与输出电源电压生成节点nd之间并且响应于反相使能信号enb被导通。
47.第四开关sw4可连接在输出电源电压生成节点nd和电流负载复制单元30之间并且响应于反相使能信号enb被导通。例如，第四开关sw4可以是第七pmos晶体管，其连接在输出电源电压生成节点nd和电流负载复制单元30之间并且响应于反相使能信号enb被导通。
48.反相器inv可将使能信号en反相以生成反相使能信号enb。
49.参照图4，当电流负载单元200的操作响应于使能信号en被禁用，第一开关单元42和第二开关单元52响应于使能信号en被断开并且第三开关sw3和第四开关sw4响应于使能信号en被导通时，电压调节器100’的建模配置可与图2a相同。另外，在一些示例实施例中，放大器输出电压vd、输出电源电压vint和负载电流iload可与图3的时段t1中相同。
50.图5是图4所示的电压调节器的等效电路图，其示出当电流负载单元200的操作响应于使能信号en被启用，第一开关单元42和第二开关单元52二者响应于使能信号en被导通并且第三开关sw3和第四开关sw4二者响应于使能信号en被断开时电压调节器100’的建模配置。另外，图5的等效电路图示出当第二传输门单元40被配置为包括n/2个第二pmos晶体管p21至p2(n/2)，第三传输门单元50被配置为包括n/2个第三pmos晶体管p31至p3(n/2)，并且第一pmos晶体管p1、n/2个第二pmos晶体管p21至p2(n/2)中的每一个和n/2个第三pmos晶体管p31至p3(n/2)中的每一个大小相同时电压调节器100’的建模配置。
51.参照图5，当目标电平的放大器输出电压vd被施加到第一传输门单元12、第二传输门单元40和第三传输门单元50并且第二电流i2(例如，n
×
i1)通过电流负载单元200被消耗时，n/2个第二pmos晶体管p21至p2(n/2)和n/2个第三pmos晶体管p31至p3(n/2)中的每一个可被描绘为电阻器r，并且电流负载单元200可被描绘为电阻器r/n。在一些示例实施例中，第二电流i2可被表示为n
×
(vext/2r)，输出电源电压vint可被表示为vext/2。
52.参照图2a和图5，在根据本示例实施例的电压调节器100’中，当电流负载单元200不操作时的输出电源电压vint和当电流负载单元200响应于使能信号en进行操作时的输出电源电压vint可相同(即，vext/2)。即，即使电流负载单元200响应于使能信号en突然执行操作，放大器输出电压vd也可维持目标电平，并且传输单元60可响应于目标电平的放大器输出电压vd提供第二电流i2，以使得输出电源电压生成节点nd处的电压(即，输出电源电压vint)的电平不会降低。
53.图6是示出根据本公开的示例实施例的电压调节器的配置的电路图。电压调节器100”可具有与图1中相同的配置，除了传输单元60’包括连接在第三传输门单元50和输出电源电压生成节点nd之间的第二开关单元52’而不是图1所示的电压调节器100的传输单元60的第二开关单元52之外。
54.参照图6，第二开关单元52’可包括并联连接在第三传输门单元50的n/2个第三pmos晶体管p31至p3(n/2)的漏极与输出电源电压生成节点nd之间的n/2个第二开关sw21’至sw2(n/2)’。n/2个第二开关sw21’至sw2(n/2)’可以是n/2个第五pmos晶体管。n/2个第二开关sw21’至sw2(n/2)’可响应于使能信号en被导通。
55.将参照图1至图5的以上描述容易地理解图6所示的电压调节器100”的描述。
56.尽管未示出，作为实施例，电压调节器可包括连接在输入电源电压vext和第二传输门单元40之间的第一开关单元，而不是图1所示的电压调节器100的第一开关单元42。
57.图7是示出根据本公开的示例实施例的电压调节器的配置的电路图。电压调节器110可包括放大器10’、第一传输门单元12’、电压反馈单元20、电流负载复制单元30、传输单元60”和/或输出电容器c1。传输单元60”可包括第二传输门单元40’、第一开关单元42’、第三传输门单元50’和/或第二开关单元52”。电流负载单元200可以是接收从电压调节器110生成的输出电源电压vint以执行操作的组件，反相器inv可以是生成反相使能信号enb的组件。
58.已参照图1描述了图7所示的组件当中的电压反馈单元20、电流负载复制单元30、电流负载单元200和输出电容器c1，以下将描述其它组件中的每一个。
59.放大器10’可对参考电压vref与反馈电压vf之间的差进行放大以生成放大器输出电压vd’。例如，放大器10’可以在反馈电压vf是低于参考电压vref的电平时增大放大器输出电压vd’的电平，并且在反馈电压vf是高于参考电压vref的电平时减小放大器输出电压vd’的电平。
60.第一传输门单元12’可连接在输入电源电压vext和输出电源电压生成节点nd之间并且响应于放大器输出电压vd’被驱动。第一传输门单元12’可响应于目标电平的放大器输出电压vd’将第一电流i1提供给输出电源电压生成节点nd。第一传输门单元12’可以是第一nmos晶体管n1。第一传输门单元12’可以在目标电平的放大器输出电压vd’的电平减小时减小要被提供给输出电源电压生成节点nd的第一电流i1，并且在目标电平的放大器输出电压vd’的电平增大时增大要被提供给输出电源电压生成节点nd的第一电流i1。
61.第二传输门单元40’可包括并联连接在输入电源电压vext与n/2个第一节点n11至n1(n/2)之间的n/2个第二nmos晶体管n21至n2(n/2)。n/2个第二nmos晶体管n21至n2(n/2)可响应于目标电平的放大器输出电压vd’被驱动以将第二电流i2/2提供给输出电源电压生成节点nd。例如，n/2个第二nmos晶体管n21至n2(n/2)中的每一个可具有与第一nmos晶体管n1的大小相同的大小，n/2个第二nmos晶体管n21至n2(n/2)可响应于目标电平的放大器输出电压vd’被驱动以向输出电源电压生成节点nd提供(n/2)
×
第一电流i1。n/2个第二nmos晶体管n21至n2(n/2)可以在目标电平的放大器输出电压vd’的电平减小时减小要被提供给输出电源电压生成节点nd的(n/2)
×
第一电流i1(即，第二电流i2/2)，并且在目标电平的放大器输出电压vd’的电平增大时增大要被提供给输出电源电压生成节点nd的(n/2)
×
第一电流i1(即，第二电流i2/2)。
62.第三传输门单元50’可包括并联连接在n/2个第二节点n21至n2(n/2)与输出电源电压生成节点nd之间的n/2个第三nmos晶体管n31至n3(n/2)。n/2个第三nmos晶体管n31至n3(n/2)可响应于放大器输出电压vd’被驱动以将第二电流i2/2提供给输出电源电压生成节点nd。例如，n/2个第三nmos晶体管n31至n3(n/2)中的每一个可具有与第一nmos晶体管n1
相同的大小，并且n/2个第三nmos晶体管n31至n3(n/2)可响应于目标电平的放大器输出电压vd’被驱动以将(n/2)
×
第一电流i1提供给输出电源电压生成节点nd。n/2个第三nmos晶体管n31至n3(n/2)可以在目标电平的放大器输出电压vd’的电平减小时减小要被提供给输出电源电压生成节点nd的(n/2)
×
第一电流i1(即，第二电流i2/2)，并且在目标电平的放大器输出电压vd’的电平增大时增大要被提供给输出电源电压生成节点nd的(n/2)
×
第一电流i1(即，第二电流i2/2)。
63.第一开关单元42’可包括并联连接在n/2个第一节点n11至n1(n/2)与输出电源电压生成节点nd之间的n/2个第一开关sw11’至sw1(n/2)’。n/2个第一开关sw11’至sw1(n/2)’可以是n/2个第四nmos晶体管。n/2个第一开关sw11’至sw1(n/2)’可响应于反相使能信号enb被导通。可通过由反相器inv将使能信号en反相来生成反相使能信号enb。
64.第二开关单元52”可包括并联连接在输入电源电压vext与n/2个第二节点n21至n2(n/2)之间的n/2个第二开关sw21”至sw2(n/2)”。n/2个第二开关sw21”至sw2(n/2)”可以是n/2个第五nmos晶体管。n/2个第二开关sw21”至sw2(n/2)”可响应于反相使能信号enb被导通。
65.借助第一节点n11至n1(n/2)与输出电源电压生成节点nd之间的第一开关单元42’的连接以及输入电源电压vext与第二节点n21至n2(n/2)之间的第二开关单元52”的连接，可以抵消放大器输出电压vd’的减小和放大器输出电压vd’的增大，因此不会影响放大器输出电压vd’，其中，所述放大器输出电压vd’的减小由当第二nmos晶体管n21至n2(n/2)中的每一个被导通时在第二nmos晶体管n21至n2(n/2)中的每一个的栅极和源极之间可能生成的ac耦合电容导致，所述放大器输出电压vd’的增大由当第三nmos晶体管n31至n3(n/2)中的每一个被导通时在第三nmos晶体管n31至n3(n/2)中的每一个的栅极和漏极之间可能生成的ac耦合电容导致。
66.在电流负载单元200被配置为在响应于使能信号en执行操作时消耗第二电流i2的一些示例实施例中，传输单元60”可响应于反相使能信号enb被导通并且响应于目标电平的放大器输出电压vd’被驱动以将第二电流i2提供给输出电源电压生成节点nd。即，传输单元60”可提供第二电流i2，第二电流i2是当第一传输门单元12’响应于目标电平的放大器输出电压vd’被驱动时被提供给输出电源电压生成节点nd的第一电流i1的预定(或另选地，期望)倍(例如，n倍)。
67.图7所示的电压调节器110可被修改和配置为如同图1所示的电压调节器100被修改为图4和图6所示的电压调节器100’和100”一样。例如，可通过在第一传输门单元12’和输出电源电压生成节点nd之间添加第三开关sw3并在输出电源电压生成节点nd和电流负载复制单元30之间添加第四开关sw4来将电压调节器配置为图7所示的电压调节器110的配置。第三开关sw3和第四开关sw4中的每一个可以是nmos晶体管。第三开关sw3和第四开关sw4的nmos晶体管可响应于反相使能信号enb被断开。又如，可通过将图7所示的电压调节器110的第二开关单元52”连接在第三传输门单元50’和输出电源电压生成节点nd之间而不是输入电源电压vext和第三传输门单元50’之间，来配置电压调节器。
68.图8是示出根据本公开的示例实施例的半导体存储器装置的配置的框图。半导体存储器装置300可包括电压调节器70、时钟信号缓冲器72、命令和地址生成器74、模式设置寄存器76、内部时钟信号生成器78、延迟控制器80、行解码器82、列解码器84、存储器单元阵
列86、数据读取路径单元88和/或数据写入路径单元90。
69.以下将描述图8所示的每个块的功能。
70.电压调节器70可接收外部电源电压vext和参考电压vref以生成低于外部电源电压vext的内部电源电压vint。参考电压vref可从内部参考电压生成器(未示出)生成或从外部施加。电压调节器70可以是上面参照图1至图7所述的电压调节器100、100’、100”和110中的任一个。电压调节器70可包括时钟信号缓冲器复制单元作为电流负载复制单元30，所述时钟信号缓冲器复制单元被配置为通过复制时钟信号缓冲器72而在大小上小于时钟信号缓冲器72。
71.时钟信号缓冲器72可响应于时钟使能信号cke接收内部电源电压vint以执行操作。时钟信号缓冲器72可响应于时钟使能信号cke被启用以缓冲外部时钟信号eclk以生成内部时钟信号iclk。时钟信号缓冲器72可以是参照图1至图7描述的电流负载单元200，时钟使能信号cke可以是参照图1至图7描述的使能信号en。
72.命令和地址生成器74可响应于外部时钟信号eclk和时钟使能信号cke将命令和地址ca解码以生成模式设置命令mrs、活动命令act、读取命令rd和写入命令wr。另外，命令和地址生成器74可生成包括在命令和地址ca中的地址信号作为响应于模式设置命令mrs的模式设置代码opc，作为响应于活动命令act的行地址radd，作为响应于读取命令rd或写入命令wr的列地址cadd。
73.模式设置寄存器76可响应于模式设置命令mrs存储模式设置代码opc以设置读取延迟rl和突发长度bl。
74.内部时钟信号生成器78可生成与内部时钟信号iclk同步的内部时钟信号clk。例如，内部时钟信号生成器78可以是延迟锁相环。
75.当读取命令rd被生成时，延迟控制器80可使用内部时钟信号clk来生成延迟信号la，所述延迟信号la在被延迟与读取延迟rl的值对应的时钟周期数之后被激活，并在被延迟与读取延迟rl的值对应的时钟周期数+与突发长度bl的值对应的时钟周期数之后被去激活。
76.行解码器82可将行地址radd解码以生成多个字线选择信号wl。
77.列解码器84可将列地址cadd解码以生成多个列选择信号cs1。
78.存储器单元阵列86可包括连接在由多个字线选择信号wl选择的多条字线与由多个列选择信号cs1选择的多条位线之间的多个存储器单元(未示出)。存储器单元阵列86可响应于读取命令rd从由多个字线选择信号wl和多个列选择信号cs1选择的存储器单元输出读取数据do，并且响应于写入命令wr向由多个字线选择信号wl和多个列选择信号cs1选择的存储器单元输入写入数据di。
79.数据读取路径单元88可接收从存储器单元阵列86输出的读取数据do并且在延迟信号la的激活时段内响应于内部时钟信号clk输出输出数据do。例如，数据读取路由器88可接收xy比特读取数据do并顺序地以与突发长度bl的值对应的y连续地生成x个输出数据do中的每一个。
80.数据写入路径单元90可接收输入数据di并向存储器单元阵列86输出写入数据di。数据写入路径单元90可接收顺序地以与突发长度bl的值对应的y连续地接收的x个输入数据di并生成xy比特写入数据di。
81.图9是根据本公开的示例实施例的时钟信号缓冲器的电路图。时钟信号缓冲器72可包括两个级联的第一电流模式逻辑缓冲器cml1和第二电流模式逻辑缓冲器cml2。第一电流模式逻辑缓冲器cml1和第二电流模式逻辑缓冲器cml2中的每一个可包括第三电阻器r3和第四电阻器r4、n/2个第八nmos晶体管n81至n8(n/2)、n/2个第九nmos晶体管n91至n9(n/2)、第十nmos晶体管n10和/或恒流源i2/2。图9示出在从图8所示的半导体存储器装置300的外部施加差分时钟信号对ck和ckb的示例实施例中时钟信号缓冲器72的配置。
82.以下将参照图9描述时钟信号缓冲器72的操作。
83.第一电流模式逻辑缓冲器cml1可响应于时钟使能信号cke被启用以接收时钟信号ck和反相时钟信号ckb以生成缓冲的时钟信号对ckb和ck。例如，当时钟使能信号cke为“高”电平时，第十nmos晶体管n10可导通，从而使得第一电流模式逻辑缓冲器cml1被启用。在这种状态下，当时钟信号ck的电平高于反相时钟信号ckb时，n/2个第八nmos晶体管n81至n8(n/2)可比n/2个第九nmos晶体管n91至n9(n/2)允许更大的电流量流过。结果，第三节点n3的电平可变得低于第四节点n4的电平。相反，当时钟信号ck的电平低于反相时钟信号ckb时，n/2个第八nmos晶体管n81至n8(n/2)可比n/2个第九nmos晶体管n91至n9(n/2)允许更小的电流量流过。结果，第三节点n3的电平可变得高于第四节点n4的电平。第一电流模式逻辑缓冲器cml1可在操作中消耗i2/2的电流。
84.第二电流模式逻辑缓冲器cml2可响应于时钟使能信号cke被启用以接收缓冲的反相时钟信号ckb和缓冲的时钟信号ck以生成缓冲的内部时钟信号对cki和ckib或内部时钟信号iclk。第二电流模式逻辑缓冲器cml2可执行与上述第一电流模式逻辑缓冲器cml1的操作相同的操作以在第五节点n5处生成缓冲的内部时钟信号cki并在第六节点n6处生成缓冲的反相内部时钟信号ckib。第二电流模式逻辑缓冲器cml2可在操作中消耗i2/2的电流。
85.图10是根据本公开的示例实施例的时钟信号缓冲器复制单元的电路图。图10所示的时钟信号缓冲器复制单元72’可以是被配置为通过复制图9所示的时钟信号缓冲器72而在大小上小于时钟信号缓冲器72的电流负载复制单元。时钟信号缓冲器复制单元72’可包括两个级联的第三电流模式逻辑缓冲器cml3和第四电流模式逻辑缓冲器cml4。第三电流模式逻辑缓冲器cml3和第四电流模式逻辑缓冲器cml4中的每一个可包括第五电阻器r5和第六电阻器r6、第十一nmos晶体管n11、第十二nmos晶体管n12、第十三nmos晶体管n13和恒流源i1/2。图10的时钟信号缓冲器复制单元72’可以以差分电压对vin和vinb被施加到时钟信号缓冲器复制单元72’的方式被配置。电压vin可以是“高”电平的固定电压，反相电压vinb可以是“低”电平的固定电压。
86.以下将描述图10所示的时钟信号缓冲器复制单元72’的操作。
87.第三电流模式逻辑缓冲器cml3可始终响应于电压vin被启用以接收第一电压vin和第二电压vinb以生成缓冲的复制时钟信号对ckrb和ckr。由于第一电压vin高于第二电压vinb，所以第三复制节点n3r的电平可低于第四复制节点n4r的电平。第三电流模式逻辑缓冲器cml3可在操作中消耗i1/2的电流。
88.第四电流模式逻辑缓冲器cml4可始终响应于电压vin被启用以接收缓冲的反相复制时钟信号ckrb和缓冲的复制时钟信号ckr以生成缓冲的内部复制时钟信号对ckir和ckirb。即，第四电流模式逻辑缓冲器cml4可执行与上述第三电流模式逻辑缓冲器cml3的操作相同的操作以使第五复制节点n5r的电平高于第六复制节点n6r的电平。第四电流模式逻
辑缓冲器cml4可在操作中消耗i1/2的电流。
89.尽管为了示例性目的，根据上述示例实施例的电压调节器100、100’、100”或110已被应用于图8的半导体存储器装置300，但是其可被应用于需要电压调节器的各种装置以及图8的半导体存储器装置300，所述电压调节器接收外部电源电压vext并生成低于外部电源电压vext的内部电源电压vint。
90.从以上描述显而易见的是，根据本公开的示例实施例，即使电流负载单元突然执行操作，电压调节器也可将放大器输出电压维持在目标电平以稳定地生成内部电源电压。另外，由于电压调节器在放大器输出电压的非常小的范围内操作，所以放大器的带宽可已不需要宽。
91.因此，可改进具有根据本公开的示例实施例的电压调节器的半导体存储器装置的操作的可靠性。
92.以上公开的一个或多个元件可包括或实现于一个或更多个处理电路中，例如包括逻辑电路的硬件、诸如执行软件的处理器的硬件/软件组合、或它们的组合。例如，处理电路更具体地可包括(但不限于)中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
93.尽管已参照其示例实施例具体地示出和描述了本公开，但是对于本领域技术人员而言将显而易见的是，在不脱离本公开的精神和基本特性的情况下，可进行各种形式和细节上的改变。因此，上述示例实施例在所有方面均应被解释为例示性的而非限制性的。