一种LPC总线协议转换及设备并行控制装置及方法与流程

一种lpc总线协议转换及设备并行控制装置及方法
技术领域
1.本发明涉及lpc总线协议转换领域，具体涉及一种lpc总线协议转换及设备并行控制装置及方法。


背景技术：

2.lpc是由intel公司推出的一种总线协议，用于在计算机系统中替代传统的isa总线。lpc是33mhz时钟频率、数据宽度4bit的并行总线，由13根信号线组成，其中7个必选信号和6个可选信号，只需要7个必选信号就能够实现lpc通信，因此实现方式比较灵活。但是，随着服务器主板技术的发展，当今主流的主板一般只具备1个lpc物理插槽，甚至有的主板不提供lpc插槽，从而导致tcm、tpm等具备lpc接口的io设备不能在服务器上兼容使用，所以不能满足服务器对具备lpc总线接口的密码模块的使用需求。而且，由于现有主板只有1个lpc物理插槽，不能实现多个lpc设备并行运行的功能。图1和图2是现有的两种lpc接口方案，图1中lpc总线位于南桥pch下面，不能实现对多个lpc设备的并行控制，此外，如果主板不具备lpc物理插槽，lpc设备就不能使用；图2是bmc(基板管理控制器)作为lpc设备与pch进行通信，虽然bmc也支持lpc总线协议，但只是作为从模式(slave)接受pch的信息，不能作为主模式(master)实现对tcm等lpc设备的控制。


技术实现要素：

3.为解决上述问题，本发明提供一种lpc总线协议转换及设备并行控制装置及方法，利用pci/pcie物理插槽，将pci/pcie总线信号转换为多路lpc总线信号，能够控制多个lpc设备并行工作，实现服务器主板对lpc设备的兼容，满足对具备lpc接口的lpc设备的使用，提升系统的安全性和效率。
4.第一方面，本发明的技术方案提供一种lpc总线协议转换及设备并行控制装置，包括板卡，板卡上设置有可编程逻辑器件，可编程逻辑器件设置有主控状态机、数据缓存区、pci/pcie协议ip核、时钟控制模块和n个lpc控制逻辑；
5.pci/pcie协议ip核：与pci/pcie总线连接，将物理pci/pcie信号转换为本地端信号，将本地端的m比特数据信号存入数据缓存区；其中m＝n*4；
6.主控状态机：将数据缓存区内的本地端数据信号分为n组，每组4比特位，选通lpc控制逻辑，向每个选通的lpc控制逻辑发送相应分组数据；接收各个选通lpc控制逻辑从lpc设备读取的数据，并组合为m比特位的数据后通过pci/pcie总线发送至上位机；
7.数据缓存区：对数据进行缓存；
8.lpc控制逻辑：实现lpc总线协议，把所接收的分组数据和控制信号转换为lpc总线信号，驱动外部lpc设备工作；
9.时钟控制模块：进行时钟频率转换，作为可编程逻辑器件上各模块的工作时钟。
10.进一步地，板卡上还设置有对外接口，包括pci/pcie物理总线接口、lpc设备接口和jatg/as接口；
11.pci/pcie物理总线接口供pci/pcie协议ip核连接至pci/pcie总线；lpc设备接口供lpc控制逻辑连接至外部lpc设备，jatg/as接口供可编程逻辑器件程序的调试和下载。
12.进一步地，板卡上还设置电源模块，为板卡上各模块提供工作电压。
13.进一步地，可编程逻辑器件为fpga。
14.进一步地，数据缓存区为随机存储器或先进先出堆栈。
15.第二方面，本发明的技术方案提供一种lpc总线协议转换及设备并行控制装置，包括bmc，bmc上设置lpc控制逻辑，bmc通过lpc控制逻辑连接外部lpc设备；
16.bmc将数据和控制信号发送至lpc控制逻辑，lpc控制逻辑实现lpc总线协议，把所接收的数据和控制信号转换为lpc总线信号，驱动外部lpc设备工作，实现bmc对外部lpc设备的主动控制。
17.第三方面，本发明的技术方案提供一种上述任一项所述装置的lpc总线协议转换及设备并行控制方法，包括以下步骤：
18.上位机通过pci/pcie总线向板卡发送本次需处理的数据；
19.板卡上pci/pcie协议ip核接收m比特位的pci/pcie总线数据，并处理为本地端数据信号存入数据缓存区；
20.主控状态机将数据缓存区内的本地端数据信号分为n组，每组4比特位；其中n*4＝m；
21.主控状态机选通至少一个lpc控制逻辑，向各个选通的lpc控制逻辑发送相应的分组数据；
22.各个选通的lpc控制逻辑将接收的分组数据和控制信号转换为lpc总线信号，驱动lpc设备工作；
23.当选通的lpc控制逻辑完成对lpc设备数据的读取操作后，通知主控状态机读取数据，主控状态机将读取的数据存入数据缓存区；
24.主控状态机从所有选通的lpc控制逻辑读取完数据后，将全部lpc控制逻辑的4比特位数据组合成m比特位数据通过pci/pcie总线发送至上位机。
25.进一步地，将全部lpc控制逻辑的4比特位数据组合成m比特位数据时，未选通的lpc控制逻辑的4比特位数据在组合后的m比特位数据中的对应位置设置为“0000”。
26.进一步地，lpc控制逻辑对lpc设备的驱动通过lpc控制逻辑的写操作状态机实现；
27.写操作状态机包括以下状态：空闲、开始、传输类型、写地址、写数据、控制权转换、写等待、结束；
28.各状态间转换流程包括以下步骤，实现lpc控制逻辑对lpc设备的驱动：
29.1)系统复位后进入空闲状态，当复位结束并且总线传输信号有效时，进入开始状态；
30.2)在开始状态，经过1个时钟周期，写操作状态机将数据“0000”传入lpc设备的lad总线，表示传输的开始，之后进入传输类型状态；
31.3)在传输类型状态，经过1个时钟周期，将高电平的读写控制信号传输至lpc设备的lad总线，代表io写操作类型，之后进入写地址状态；
32.4)在写地址状态，经过4个时钟周期，写操作状态机向lpc设备的lad总线传输4个4bit地址，即lpc设备接收了16bit的地址，之后进入写数据状态；
33.5)在写数据状态，经过2个时钟周期，写操作状态机向lpc设备的lad总线传输2个4bit的数据，即lpc设备接收了8bit的数据，之后进入控制权转换状态；
34.6)在控制权转换状态，经过2个时钟周期，写操作状态机向lpc设备的lad总线传输“1111”，代表将总线的控制权交给lpc设备，之后进入写等待状态；
35.7)在写等待状态，写操作状态机等待lpc设备运算完成，监测其lad总线，当lad＝0000时代表lpc设备完成运算，之后进入结束状态；
36.8)在结束状态，经过2个时钟周期，lpc设备将控制权交回给写操作状态机，之后返回空闲状态。
37.进一步地，lpc控制逻辑对lpc设备数据的读操作由lpc控制逻辑的读操作状态机实现；
38.读操作状态机包括以下状态：空闲、开始、传输类型、读地址、控制权转换、读等待、读数据、结束；
39.各状态间转换流程包括以下步骤，实现lpc控制逻辑对lpc设备数据的读取：
40.1)系统复位后进入空闲状态，当复位结束并且总线传输信号有效时，进入开始状态；
41.2)在开始状态，经过1个时钟周期，读操作状态机将数据“0000”传入lpc设备的lad总线，表示传输的开始，之后进入传输类型状态；
42.3)在传输类型状态，经过1个时钟周期，将低电平的读写控制信号传输至lpc设备的lad总线，代表io读操作类型，之后进入读地址状态；
43.4)在读地址状态，经过4个时钟周期，读操作状态机从lpc设备的lad总线读取4个4bit地址，即读取lpc设备的16bit地址，之后进入控制权转换状态；
44.5)在控制权转换状态，经过2个时钟周期，读操作状态机向lpc设备的lad传输“1111”，代表将总线的控制权交给lpc设备，之后进入读等待状态；
45.6)在读等待状态，读操作状态机等待lpc设备的数据准备好，监测其lad总线，当lad＝0000时代表lpc设备将数据准备完成，之后进入读数据状态；
46.7)在读数据状态，经过2个时钟周期，读操作状态机从lpc设备的lad总线读取2个4bit的数据，之后进入结束状态；
47.8)在结束状态，经过2个时钟周期，lpc设备将控制权交回给读操作状态机，并且读操作状态机设置数据准备完成标识位为高电平，表示已完成对lpc设备数据的读取，之后返回空闲状态。
48.本发明提供的一种lpc总线协议转换及设备并行控制装置及方法，相对于现有技术，具有以下有益效果：基于可编程逻辑器件实现lpc协议的转换及设备扩展卡，利用1个pci/pcie物理插槽，将pci/pcie总线信号转换为多路lpc总线信号，能够控制多个lpc设备并行工作。从而能够克服现有技术的局限性，实现服务器主板对lpc设备的兼容，可以满足对具备lpc接口的lpc设备的使用，从而提升系统的安全性和效率。
附图说明
49.为了更清楚的说明本技术实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申
请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
50.图1是现有的一种lpc接口方案。
51.图2是现有的另一种lpc接口方案。
52.图3是本发明实施例提供的一种lpc总线协议转换及设备并行控制装置结构示意图。
53.图4是本发明实施例提供一种lpc总线协议转换及设备并行控制装置一具体实施例结构示意图。
54.图5是本发明实施例提供一种lpc总线协议转换及设备并行控制装置结构示意图。
55.图6是本发明实施例提供一种lpc总线协议转换及设备并行控制方法原理示意图。
56.图7是本发明实施例中主控状态机和lpc控制逻辑连接关系示意图。
57.图8是本发明实施例中lpc控制逻辑写操作状态机示意图。
58.图9是本发明实施例中lpc控制逻辑读操作状态机示意图。
具体实施方式
59.为了使本技术领域的人员更好地理解本技术方案，下面结合附图和具体实施方式对本技术作进一步的详细说明。显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
60.图3是本发明实施例提供的一种lpc总线协议转换及设备并行控制装置结构示意图，包括板卡，板卡上设置可编程逻辑器件，板卡上设置多个功能模块实现lpc总线协议转换及设备并行，功能模块包括：主控状态机、数据缓存区、pci/pcie协议ip核、时钟控制模块和n个lpc控制逻辑。
61.以下对各功能模块的具体功能进行说明。
62.1)pci/pcie协议ip核：与pci/pcie总线连接，将物理pci/pcie信号转换为本地端信号，将本地端的m比特位数据信号存入数据缓存区；其中m＝n*4。
63.pci/pcie信号的数据总线位宽有32bit和64bit，而lpc协议的数据总线位宽为4bit，协议转换将32bit或64bit位宽转换成4bit位宽以适应lpc设备，这样如果pci/pcie信号为32bit位宽，则可同时并行控制32/4＝8个lpc设备，相应的设置8个lpc控制逻辑，如果pci/pcie信号为64bit位宽，则可同时并行控制64/4＝16个lpc设备，相应的设置16个lpc控制逻辑。
64.2)主控状态机：将数据缓存区内的本地端数据信号分为n组，每组4比特位，选通lpc控制逻辑，向每个选通的lpc控制逻辑发送相应分组数据；接收各个选通lpc控制逻辑从lpc设备读取的数据，并组合为m比特位的数据后通过pci/pcie总线发送至上位机。
65.为驱动lpc设备，mbit的本地端数据信号分组为4bit位的数据，即如果是32bit本地端数据信号，则分组成8组4bit数据，如果是64bit本地端数据信号，则分组成16组4bit数据，从而分配给各个lpc控制逻辑。
66.lpc控制逻辑有n个，但实际运行时不一定都选通，只选通需要控制的lpc设备对应的lpc控制逻辑即可，然后主控状态机将分组后的数据中对应的分组数据发送至相应选通
的lpc控制逻辑，再由lpc控制逻辑根据数据和控制信号驱动lpc设备。
67.当然，主控状态机还负责将从lpc设备收集的数据重新组合成32bit或64bit的pci/pcie数据，经由pci/pcie总线发送给上位机。需要说明的是，在组合时，每个lpc控制逻辑对应4bit数据，对于选通的lpc控制逻辑，其传输给主控状态机的数据为4bit的从lpc设备读取的数据，而对于未选通的lpc控制逻辑所对应的组合后数据中对应的4bit位置可设置为“0000”。
68.3)数据缓存区：对数据进行缓存。
69.缓存的数据包括上位机发送来的pci/pcie信号转换的本地端数据信号，以及lpc控制逻辑从lpc设备读取的数据。
70.4)lpc控制逻辑：实现lpc总线协议，把所接收的分组数据和控制信号转换为lpc总线信号，驱动外部lpc设备工作。
71.共设置n个，如果pci/pcie数据信号为32bit位宽，则设置8个，如果pci/pcie数据信号为64bit位宽，则设置16个。
72.5)时钟控制模块：进行时钟频率转换，作为可编程逻辑器件上各模块的工作时钟。
73.例如把local端的时钟信号转换为lpc总线所需要的33mhz时钟频率。
74.本发明实施例提供的一种lpc总线协议转换及设备并行控制装置，基于可编程逻辑器件实现lpc协议的转换及设备扩展卡，利用1个pci/pcie物理插槽，将pci/pcie总线信号转换为多路lpc总线信号，能够控制多个lpc设备并行工作。从而能够克服现有技术的局限性，实现服务器主板对lpc设备的兼容，可以满足对具备lpc接口的lpc设备的使用，从而提升系统的安全性和效率。
75.在具体实施例时，在板卡上还设置对外接口，以实现与外部设备的连接，具体包括pci/pcie物理总线接口、lpc设备接口和jatg/as接口。
76.pci/pcie物理总线接口，连接至可编程逻辑器件的pci/pcie协议ip核对应的信号线，供pci/pcie协议ip核连接至pci/pcie总线。
77.lpc设备接口，为n个，供lpc控制逻辑连接至外部lpc设备。
78.jatg/as接口，为程序的调试/下载接口，供可编程逻辑器件程序的调试和下载。
79.在具体实施时，在板卡上还设置电源模块，为板卡上各模块提供工作电压，例如3.3v、2.5v、1.2v等。
80.可编程逻辑器件可选用fpga，fpga上的数据缓存区可以是ram(随机存储器)或fifo(先进先出堆栈)。
81.在上述实施例基础上，图4为提供的一具体实施例结构示意图，fpga采用intel cyclone iv系列的芯片，片上集成了pcie协议硬件ip核，数据缓存区采用ram，时钟控制模块把local端的100mhz时钟频率转换为33mhz时钟，供lpc设备使用，lpc设备为tcm/tpm。从而解决了主板没有pci总线导致多路lpc设备不能使用的问题。
82.图5是本发明实施例提供一种lpc总线协议转换及设备并行控制装置结构示意图，包括bmc，bmc上设置lpc控制逻辑，bmc通过lpc控制逻辑连接外部lpc设备；bmc将数据和控制信号发送至lpc控制逻辑，lpc控制逻辑实现lpc总线协议，把所接收的数据和控制信号转换为lpc总线信号，驱动外部lpc设备工作，实现bmc对外部lpc设备的主动控制。
83.本实施例提供的一种lpc总线协议转换及设备并行控制装置，将上述实施例中的
lpc控制逻辑移植到bmc中，可以实现lpc协议的master方式，实现bmc对外部tcm等lpc设备的主动控制，从而克服图2中的缺陷。
84.上文中对于一种lpc总线协议转换及设备并行控制装置的实施例进行了详细描述，基于上述实施例描述的lpc总线协议转换及设备并行控制装置，本发明实施例还提供了一种与该装置对应的lpc总线协议转换及设备并行控制方法。
85.本发明实施例提供一种lpc总线协议转换及设备并行控制方法，图6为该方法原理示意图，上位机向板卡发送数据，主控状态机处理本地端信号，将数据分组，然后主控状态机根据需要选择任意几个lpc控制逻辑(如有8个lpc控制逻辑，选择1～8个lpc控制逻辑)，发送数据和控制信号，之后主控状态机进入等待状态，并判断lpc控制逻辑是否完成对lpc设备的读取，如果未完成，则进行等待，如果完成则主控状态机从lpc控制逻辑读取数据，将数据组包，传送至上位机。
86.以下对本方法具体说明，该方法具体包括以下步骤。
87.s101，上位机通过pci/pcie总线向板卡发送本次需处理的数据。
88.s102，板卡上pci/pcie协议ip核将物理pci/pcie总线信号转换为本地端信号，将本地端的m比特位数据信号存入数据缓存区。
89.s103，主控状态机将数据缓存区内的本地端数据信号分为n组，每组4比特位；其中n*4＝m。
90.s104，主控状态机选通至少一个lpc控制逻辑，向各个选通的lpc控制逻辑发送相应的分组数据。
91.板卡的主控状态机处理本地端信号，将pci/pcie的本地端信号转换为lpc控制逻辑的相关控制信号，并且将数据信号进行分组后传输至各个选通的lpc设备，例如将每个32bit数据信号分为8组，每组4bit。
92.需要说明的是，主控状态机选择lpc控制逻辑，可以同时选择n组lpc控制逻辑其中的任意几个。
93.主控状态机设置控制信号，向每个被选中的lpc控制逻辑发送数据分组。
94.之后主控状态机进入等待状态，此时由lpc控制逻辑进行lpc协议的转换并控制lpc设备工作
95.s105，各个选通的lpc控制逻辑将接收的分组数据和控制信号转换为lpc总线信号，驱动lpc设备工作。
96.s106，当选通的lpc控制逻辑完成对lpc设备数据的读取操作后，通知主控状态机读取数据，主控状态机将读取的数据存入数据缓存区。
97.s107，主控状态机从所有选通的lpc控制逻辑读取完数据后，将全部lpc控制逻辑的4比特位数据组合成m比特位数据通过pci/pcie总线发送至上位机。
98.例如，主控状态机从对应的lpc控制逻辑中读取数据，将各lpc控制逻辑4bit位宽的数据组合成32bit后依次存入缓存区。对于在步骤104中未被选中的lpc控制逻辑，其4bit数据在组合后的32bit数据中对应的位置可以设置为“0000”。
99.为进一步理解本发明，以下对主控状态机和lpc控制逻辑的功能引脚以及连接关系进行说明，图7为主控状态机和lpc控制逻辑连接关系示意图。
100.主控状态机：作用是与pci/pcie总线ip核的local信号进行通信，并与lpc控制逻
辑进行交互，主要信号说明如下：
101.clk：时钟输出信号，生成33mhz时钟频率作为lpc控制逻辑的时钟输入；
102.data_in[31..0]：32位数据输出信号，为总线复用方式，包括命令、数据、地址3种格式的数据类型；
[0103]
lreset：复位信号，低电平有效，连接至lpc控制逻辑的复位输入端口lreset_in；
[0104]
lframe：指示一个总线周期的开始，低电平有效，连接至lpc控制逻辑的输入端口lframe_in；
[0105]
io_r_w：读写控制信号，高电平代表写操作，即数据由lpc控制逻辑传输至lpc设备；低电平代表读操作，数据由lpc设备传输至lpc控制逻辑；
[0106]
cs[7..0]：8位片选信号，高电平代表选择对应的lpc控制逻辑，例如cs[0]＝1表示选中第一个lpc控制逻辑，使其控制lpc设备工作；cs[0]＝0表示lpc控制逻辑不起作用；
[0107]
data_out[31..0]:32位数据输入信号，即数据由lpc控制逻辑输入到主控状态机；
[0108]
ready[7..0]:8位完成信号，高电平有效，表示对应的lpc控制逻辑完成对lpc设备数据的读操作，主控状态机可以读取lpc控制逻辑的数据，例如ready[0]＝1表示第1个lpc设备的数据已被lpc控制逻辑读取，主控状态机可以从lpc控制逻辑中读取数据；ready[0]＝0表示第1个lpc控制逻辑暂未完成对lpc设备的读取操作，主控状态机需继续等待。
[0109]
lpc控制逻辑：为n组，每组的功能是一样的，通过内部的状态机逻辑控制1个lpc设备，根据主控状态机的发送的数据和信号输出lpc总线时序，从而驱动外部lpc设备工作，主要信号说明如下：
[0110]
lclk_in：时钟信号，连接至33mhz，并输出至外部的lpc设备的时钟信号线lclk，作为lpc设备的工作时钟；
[0111]
data_in[3..0]：4位数据输入信号，连接至主控状态机对应的数据位，并输出到外部lpc设备的双向数据/地址总线lad[3..0]；
[0112]
lreset_in：复位信号，连接至lpc设备的复位信号lreset；
[0113]
lframe_in：总线周期开始信号，连接至lpc设备的lframe：
[0114]
io_r_w：读写控制信号，高电平表示io写操作，数据写入lpc设备；低电平表示io读操作，从lpc设备读取数据；
[0115]
cs：片选信号，当cs＝1时lpc控制逻辑正常工作，cs＝0时lpc控制逻辑不起作用；
[0116]
data_out[3..0]:4位数据输出信号，由外部lpc设备的lad[3..0]总线读取数据后传输至data_out[3..0]，再返回到主控状态机；
[0117]
ready：数据准备完成标识位，ready＝1表示已完成对lpc设备数据的读取，ready＝0表示未完成数据读取。
[0118]
lpc控制逻辑通过写操作状态机和读操作状态机，分别实现对lpc设备的写和读操作，图8是lpc控制逻辑写操作状态机示意图，图9是lpc控制逻辑读操作状态机示意图。以下分别以lpc总线协议io方式一个总线传输周期的写操作、读操作为例说明lpc控制逻辑状态机的实现。
[0119]
如图8所示，写操作状态机包括空闲(idle)、开始(start)、传输类型(cyc_type)、写地址(wr_addr)、写数据(wr_data)、控制权转换(wr_tar)、写等待(wr_sync)、结束(final_tar)状态，各状态间的转换关系如下：
[0120]
1)系统复位后进入idle状态，当复位结束并且总线传输信号有效时，即lreset_in＝1、lframe_in＝0时进入start状态；
[0121]
2)在start状态，经过1个时钟周期，状态机将数据“0000”传入lpc设备的lad总线，表示传输的开始，之后进入cyc_type状态；
[0122]
3)在cyc_type状态，经过1个时钟周期，将io_r_w的状态(此时已由主控状态机设置为io_r_w＝1)传输至lpc设备的lad总线，代表io写操作类型，之后进入wr_addr状态；
[0123]
4)在wr_addr状态，经过4个时钟周期，状态机向lpc设备的lad总线传输4个4bit地址，即lpc设备接收了16bit的地址，之后进入wr_data状态；
[0124]
5)在wr_data状态，经过2个时钟周期，状态机向lpc设备的lad总线传输2个4bit的数据，即lpc设备接收了8bit的数据，之后进入wr_tar状态；
[0125]
6)在wr_tar状态，经过2个时钟周期，状态机向lpc设备的lad总线传输“1111”，代表将总线的控制权交给lpc设备，之后进入等待状态wr_sync；
[0126]
7)在wr_sync状态，状态机等待lpc设备运算完成，监测其lad总线，当lad＝0000时代表lpc设备完成运算，之后进入final_tar状态；
[0127]
8)在final_tar状态，经过2个时钟周期，lpc设备将控制权交回给状态机，之后返回idle状态。
[0128]
至此完成1个总线周期的io写操作。
[0129]
如图9所示，读操作状态机包括空闲(idle)、开始(start)、传输类型(cyc_type)、读地址(rd_addr)、控制权转换(rd_tar)、读等待(rd_sync)、读数据(rd_data)、结束(final_tar)状态，各状态间的转换关系如下：
[0130]
1)系统复位后进入idle状态，当复位结束并且总线传输信号有效时，即lreset_in＝1、lframe_in＝0时进入start状态；
[0131]
2)在start状态，经过1个时钟周期，状态机将数据“0000”传入lpc设备的lad总线，表示传输的开始，之后进入cyc_type状态；
[0132]
3)在cyc_type状态，经过1个时钟周期，将io_r_w的状态(此时已由主控状态机设置为io_r_w＝0)传输至lpc设备的lad总线，代表io读操作类型，之后进入rd_addr状态；
[0133]
4)在rd_addr状态，经过4个时钟周期，状态机从lpc设备的lad总线读取4个4bit地址，即读取lpc设备的16bit地址，之后进入rd_tar状态；
[0134]
5)在rd_tar状态，经过2个时钟周期，状态机向lpc设备的lad传输“1111”，代表将总线的控制权交给lpc设备，之后进入等待状态rd_sync；
[0135]
6)在rd_sync状态，状态机等待lpc设备的数据准备好，监测其lad总线，当lad＝0000时代表lpc设备将数据准备完成，之后进入rd_data状态；
[0136]
7)在rd_data状态，经过2个时钟周期，状态机从lpc设备的lad总线读取2个4bit的数据，之后进入final_tar状态；
[0137]
8)在final_tar状态，经过2个时钟周期，lpc设备将控制权交回给状态机，并且状态机设置ready＝1，之后返回idle状态。
[0138]
至此完成1个总线周期的io读操作。
[0139]
以上公开的仅为本发明的优选实施方式，但本发明并非局限于此，任何本领域的技术人员能思之的没有创造性的变化，以及在不脱离本发明原理前提下所作的若干改进和
润饰，都应落在本发明的保护范围内。