技术特征：
1.一种自缓冲环路控制技术的带隙基准源电路，其特征在于，包括：启动电路(1)、偏置电路(2)及带隙基准核心电路(3)，其中，所述启动电路(1)的信号输出端连接所述偏置电路(2)的信号输入端，所述偏置电路(2)的信号输出端分别连接所述启动电路(1)及所述带隙基准核心电路(3)的信号输入端；所述启动电路(1)主要通过pmos管mp1、pmos管mp2以及电阻r1，使得带隙基准源电路正常工作并产生带隙基准电压输出，所述偏置电路(2)主要通过npn三极管q1、npn三极管q2、电阻r5、nmos管mn1、nmos管mn2以及pmos管mp5为所述带隙基准核心电路(3)提供偏置电压信号，所述带隙基准核心电路(3)主要通过pnp三极管q5、pnp三极管q6、电阻r15、电阻r11、电阻r9、npn三极管q4、电阻r8以及电阻r16产生带隙基准电压。2.根据权利要求1所述的一种自缓冲环路控制技术的带隙基准源电路，其特征在于，所述启动电路(1)包括：pmos管mp1、pmos管mp2以及电阻r1，其中pmos管mp2的源极分别与pmos管mp1的源极以及外部电源vdd相连，pmos管mp2的栅极分别与pmos管mp3的栅极、pmos管mp4的栅极、pmos管mp4的漏极以及npn三极管q2的集电极相连，pmos管mp2的漏极分别与pmos管mp1的栅极以及电阻r1的一端相连，电阻r1的另一端与外部地gnd相连。3.根据权利要求1所述的一种自缓冲环路控制技术的带隙基准源电路，其特征在于，所述偏置电路(2)包括：pmos管mp3、pmos管mp4、pmos管mp5、nmos管mn1、nmos管mn2、电阻r2、电阻r3、电阻r4、电阻r5、电阻r6、电阻r7、npn三极管q1、npn三极管q2以及npn三极管q3，其中电阻r2的一端分别与电阻r6的一端、电阻r7的一端以及外部电源vdd相连，电阻r2的另一端与pmos管mp3的源极相连，pmos管mp3的漏极分别与pmos管mp1的漏极、npn三极管q1的集电极、npn三极管q1的基极以及npn三极管q2的基极相连，电阻r6的另一端与pmos管mp4的源极相连，npn三极管q2的发射极与电阻r5的一端相连，电阻r5的另一端分别与npn三极管q1的发射极、nmos管mn1的漏极、nmos管mn1的栅极以及nmos管mn2的栅极相连，nmos管mn1的源极与电阻r3的一端相连，电阻r7的另一端与pmos管mp5的源极相连，pmos管mp5的栅极分别与pmos管mp6的栅极、pmos管mp7的栅极、pmos管mp5的漏极、npn三极管q3的集电极以及npn三极管q3的基极相连，npn三极管q3的发射极与nmos管mn2的漏极相连，nmos管mn2的源极与电阻r4的一端相连，电阻r4的另一端分别与电阻r3的另一端以及外部电地gnd相连。4.根据权利要求1所述的一种自缓冲环路控制技术的带隙基准源电路，其特征在于，所述带隙基准核心电路(3)包括：运算放大器a1、电阻r8、电阻r9、电阻r10、电阻r11、电阻r12、电阻r13、电阻r14、电阻r15、电阻r16、电阻r17、电阻r18、电阻r19、电阻r20、npn三极管q4、pnp三极管q5、pnp三极管q6、pnp三极管q7、pnp三极管q8、npn三极管q9、pmos管mp6、pmos管mp7以及pmos管mp8，其中pmos管mp8的源极分别与电阻r19的一端、电阻r20的一端以及外部电源vdd相连，pmos管mp8的栅极与运算放大器a1的输出端相连，pmos管mp8的漏极分别与带隙基准的输出端vref、电阻r16的一端、npn三极管q4的集电极、npn三极管q9的基极以及npn三极管q9的集电极相连，电阻r16的另一端分别与电阻r8的一端以及npn三极管q4的基极相连，npn三极管q4的发射极分别与电阻r11的一端以及电阻r15的一端相连，电阻r15的另一端与pnp三极管q5的基极相连，电阻r11的另一端分别与电阻r9的一端以及pnp三极管q6的基极相连，npn三极管q9的发射极分别与pnp三极管q7的基极、pnp三极管q8的基极以及电阻r12的一端相连，电阻r19的另一端与pmos管mp6的源极相连，pmos管mp6的漏极分别与pnp三极管q5的发射极以及pnp三极管q6的发射极相连，pnp三极管q5的集电极分别与pnp三极管q7的集电极、电阻r13的一端以及运算放大器a1的反向输入端相连，pnp三极管q6的集电极
分别与电阻r14的一端、pnp三极管q8的集电极以及运算放大器a1的同相输入端相连，电阻r13的另一端分别与电阻r10的一端以及电阻r14的另一端相连，电阻r10的另一端分别与电阻r8的另一端、电阻r9的另一端、电阻r12的另一端以及外部地gnd相连，电阻r20的另一端与pmos管mp7的源极相连，pmos管mp7的漏极分别与电阻r17的一端以及电阻r18的一端相连，电阻r17的另一端与pnp三极管q7的发射极相连，电阻r18的另一端与pnp三极管q8的发射极相连。5.根据权利要求3所述的一种自缓冲环路控制技术的带隙基准源电路，其特征在于，所述偏置电路(2)中，电阻r2、电阻r3、电阻r4、电阻r5、电阻r6、电阻r7采用同一种材料，npn三极管q2的发射极面积是npn三极管q1的m倍，pmos管mp3与pmos管mp4具有相同的沟道宽长比，因此npn三极管q1与npn三极管q2具有相同的集电极电流，流过电阻r5的电流i
r5
为i
r5
＝(v
t
lnm)/r5，其中，r5为电阻r5的阻值，v
t
为热电压；nmos管mn1与nmos管mn2具有相同的沟道宽长比，电阻r3与电阻r4完全相同，则pmos管mp5的漏极电流i
p5
有i
p5
＝2i
r5
，其为所述带隙基准核心电路(3)提供偏置。6.根据权利要求4所述的一种自缓冲环路控制技术的带隙基准源电路，其特征在于，所述带隙基准核心电路(3)中，所有电阻r8、电阻r9、电阻r10、电阻r11、电阻r12、电阻r13、电阻r14、电阻r15、电阻r16、电阻r17、电阻r18、电阻r19、电阻r20采用同一种材料，运算放大器a1、pmos管mp8、电阻r16、电阻r8、npn三极管q4、电阻r11、电阻r9、电阻r15、pnp三极管q5以及pnp三极管q6构成自缓冲环路控制结构，当带隙基准电路输出端vref电压升高时，npn三极管q4的基极电压升高，pnp三极管q5的基极电压升高，pnp三极管q5的集电极电压降低，运算放大器a1的反向输入端电压降低，pmos管mp8的栅极电压升高，带隙基准电路输出端vref电压降低，进而抑制带隙基准电路输出端vref电压升高，从而实现自缓冲环路控制的负反馈环路功能。7.根据权利要求6所述的一种自缓冲环路控制技术的带隙基准源电路，其特征在于，所述带隙基准核心电路(3)中，npn三极管q9、pnp三极管q7、pnp三极管q8、电阻r17、电阻r18、电阻r12、电阻r19、电阻r20、pmos管mp6以及pmos管mp7构成电流补偿电路，其中npn三极管q9以及电阻r12为pnp三极管q7和pnp三极管q8提供偏置电压，进而增加流过电阻r13与电阻r14的电流，从而有效地抑制不同工艺角、温度下pnp三极管的电流放大倍数不同导致的失配对带隙基准输出电压的影响。8.根据权利要求6或7所述的一种自缓冲环路控制技术的带隙基准源电路，其特征在于，所述带隙基准核心电路(3)中，放大器a1低频增益远远大于1，pnp三极管q5的发射极面积是pnp三极管q6的n倍，电阻r13与电阻r14完全相同，电阻r17与电阻r18完全相同，pnp三极管q7与pnp三极管q8完全相同，pnp三极管q6与pnp三极管q5具有相同的电流放大倍数，npn三极管q4的电流放大倍数远远大于1，pnp三极管q5、pnp三极管q6、电阻r15以及电阻r11构成基极电流补偿电路，通过优化电阻r9、电阻r11以及电阻r15的阻值使得r
9-r
15-(r9r
15
)/r
11
＝0，则电路输出vref的输出电压v
ref
为v
ref
＝(r8+r
16
)[(1+r9/r
11
)v
t
lnn+v
be4
]/r8，其中r8为电阻r8的阻值，r9为阻r9的阻值，r
11
为阻r1的阻值，r
15
为阻r15的阻值，r
16
为电阻r16的阻值，v
be4
为npn三极管q4的基极-发射极电压，v
t
为热电压，热电压v
t
具有正温度特性，电压v
be4
具有负温度特性，通过优化电阻r9的阻值、电阻r11的阻值以及参数n，在室温t
r
处能获得
从而实现低温特性的高性能带隙基准参考电压，其中，t为绝对温度。
技术总结
本发明请求保护一种自缓冲环路控制技术的带隙基准源电路，包括启动电路、偏置电路及带隙基准核心电路。本发明利用PNP三极管Q5、PNP三极管Q6等相关电路产生正温度系数电压并与NPN三极管Q4的基极-发射极电压进行加权产生低温漂带隙基准输出电压，利用自缓冲环路控制的负反馈环路技术来抑制带隙基准源电路输出端电压变化，提高带隙基准源电路环路的调整速度，利用电流补偿电路来增加流过电阻R13与电阻R14的电流，有效地抑制不同工艺角、温度下PNP三极管的电流放大倍数不同导致的失配对带隙基准输出电压的影响，进而获得高性能的带隙基准电压，从而实现一种自缓冲环路控制技术的带隙基准源电路。带隙基准源电路。带隙基准源电路。
技术研发人员：周前能 吴鹏 李红娟
受保护的技术使用者：重庆邮电大学
技术研发日：2022.11.04
技术公布日：2023/1/30