一种无运放的低输出电压高电源抑制比带隙基准源电路的制作方法
【技术领域】
[0001]本发明属于集成电路领域，涉及一种无运放的低输出电压高电源抑制比带隙基准源电路。
【背景技术】
[0002]随着系统集成技术的飞速发展，基准电压源已成为大规模、超大规模集成电路和几乎所有数字模拟系统中不可缺少的基本电路模块。基准电压源是超大规模集成电路和电子系统的重要组成部分，可广泛应用于高精度比较器、A/D和D/A转换器、随机动态存储器、闪存以及系统集成芯片中。带隙基准是所有基准电压中最受欢迎的一种，其主要作用是在集成电路中提供稳定的参考电压或参考电流，这就要求带隙基准对电源电压的变化和温度的变化不敏感。
[0003]如图1所示，为现有技术中的无运放带隙基准源电路。该电路包括基准电流产生电路和输出电路。基准电流产生电路具体包括三个PMOS管MPl、MP2和MP3，两个NMOS管丽I和丽2以及第零电阻R0，用于给输出电路提供基准电流。MP1、MP2和MP3的源极相连，栅极相连，MPl和MP2的漏极分别连接丽I和丽2的漏极，丽I的漏极和栅极分别连接丽2的栅极。输出电路包括串联的三极管Ql和第一电阻R1，Q1的发射极与Rl相连，Ql的基极和集电极分别与MP3的漏极相连，连接点作为电压输出端。其中，MP1、MP2和MP3的漏极和栅极之间的电压差为m:m:n，丽I和丽2的漏极和栅极之间的电压差为1:p，其中，m、n和p为正整数。
[0004]由于该电路包括一个三极管，输出电压VBG具有负温度系数，即带隙基准电压对温度的变化敏感，且该电路的输出电压对于电源变化的抑制能力比较差。
【发明内容】
[0005]本发明的目的是提出一种无运放的低输出电压高电源抑制比带隙基准源电路，以解决带隙基准电压对温度敏感的问题，提高电源抑制比。
[0006]本发明实施例提供了一种无运放的低输出电压高电源抑制比带隙基准源电路，包括基准电流产生电路和输出电路，其中，
[0007]所述基准电流产生电路的三个分支分别包括串联的两个PMOS管；
[0008]所述电路还包括偏置电路，所述偏置电路包括串联的第一偏置PMOS管、第二偏置PMOS管和偏置NMOS管，两个偏置PMOS管与基准电流产生电路中的PMOS管并联；第二偏置PMOS管的漏极与所述偏置NMOS管漏极相连；所述偏置NMOS管的栅极与基准电流产生电路中第一 NMOS管的漏极连接，所述偏置NMOS管的源极与基准电流产生电路中第二 NMOS管的源极连接；所述第二 NMOS管的漏极和栅极相连；
[0009]所述输出电路包括串联的第一电阻和第二电阻、串联的第零三极管和第一三极管，所述第一电阻两端分别连接第零三极管和第一三极管的基极，所述第二电阻两端分别连接第零三极管的基极与发射极，所述第一三极管的基极与集电极相连，所述第一三极管的发射极与所述第零三极管的集电极相连，且连接点作为电压输出端。
[0010]上述电路中，优选的是:
[0011]第一电阻和/或第二电阻，其阻值可调。
[0012]本发明实施例的技术方案，为了满足芯片对于低压低功耗需求而进行了改进，对于静态功耗要求较高的芯片有极其重大的意义。该带隙基准电路中，由于不再引入运放，所以也就不会产生失调电压对于带隙(bandgap)输出电压影响的问题。
[0013]为了增大该电路对于电源电压的抑制作用，增加了一路偏置电路，可以保证正NMOS的漏极端保持一致，不会随电源电压的变化使得电路的基准电流有变化，提高了输出电压对于电源变化的抑制能力。
[0014]为了降低该电路的功耗，在偏置电路中增加了分压电阻，为该电路中各PMOS管的栅极提供电压，不必设计另外的偏置电路为各PMOS管的栅极提供电压，从而降低了电路的功耗。
[0015]为了得到零温漂温度系数的输出，可以通过调整输出电路中电阻的阻值得到零温漂温度系数的输出。
【附图说明】
[0016]图1为现有带隙基准电路的电路图；
[0017]图2为本发明实施例提供的一种带隙基准电路的电路图。
【具体实施方式】
[0018]下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
[0019]图2为本发明实施例提供的一种带隙基准电路的电路图，该无运放的低输出电压高电源抑制比带隙基准源电路，包括基准电流产生电路和输出电路。
[0020]上述基准电流产生电路的三个分支分别包括串联的两个PMOS管。
[0021 ] 具体的，基准电流产生电路具体包括PMOS管MPl、MP2、MP3、MP5、MP6和MP7，两个NMOS管丽I和丽2以及第零电阻R0，用于给输出电路提供基准电流。MP1、MP2和MP3的源极相连，栅极相连，且漏极分别连接MP5、MP6和MP7。MP5、MP6和MP7的栅极相连，且漏极分别连接丽I的漏极、丽2的漏极和Ql的集电极。丽2的漏极和栅极分别连接MNl的栅极，丽2的源极连接电阻R0。其中，MP1、MP2和MP3的漏极和栅极之间的电压差为m:m:n，MP5、MP6和MP7的漏极和栅极之间的电压差为m:m:n，丽I和丽2的漏极和栅极之间的电压差为
1:p，其中，m、η和P为正整数。
[0022]输出电路包括串联的第一电阻Rl和第二电阻R2、串联的第零三极管QO和第一三极管Ql，第一电阻Rl两端分别连接第零三极管QO和第一三极管Ql的基极，第二电阻R2两端分别连接第零三极管QO的基极与发射极，第一三极管Ql的基极与集电极相连，第一三极管Ql的发射极与第零三极管QO的集电极相连，且连接点作为电压输出端。
[0023]串联的第一偏置PMOS管ΜΡ0、第二偏置PMOS管MP4和偏置NMOS管ΜΝ0，两个偏置PMOS管与基准电流产生电路中的PMOS管并联；具体的，MPl与输出电路中各分支的第一个PMOS管并联，即栅极相连，源极相连，且漏极连接MP4的源极；MP4的栅极与输出电路中各分支的第二个PMOS管的栅极相连，MP4的漏极与MNO漏极相连;ΜΝ0的栅极与基准电流产生电路中第一 NMOS管丽I的漏极连接，MNO的源极与基准电流产生电路中第二 NMOS管丽2的源极连接；MN2的漏极和栅极相连。
[0024]本实施例中，还进一步包括:偏置电路。
[0025]本发明实施例的技术方案为了增大该电路对于电源电压的抑制作用，增加了一路ΜΡ0,MP4以及MNO组成的偏置电路，可以保证丽I的漏极与丽2的漏极保持一致，不会随电源电压的变化使得电路的基准电流有变化，提高了输出电压对于电源变化的抑制能力；该电路的三个基准电流产生电路分支分别包括串联的两个PMOS管，进一步提高了输出电压对于电源变化的抑制能力。
[0026]上述电路中，优选的，第二偏置PMOS管MP4的漏极与偏置NMOS管MNO的漏极之间连接有分压电阻R3 ;偏置电路与三个基准电流产生电路分支中，各自的第一个PMOS管的栅极相连，且连接至MP4的漏极；偏置电路与三个基准电流产生电路分支中，各自的第二个PMOS管的栅极相连，且连接至MNO的漏极。
[0027]在偏置电路中增加了分压电阻R3，为该电路中各PMOS管的栅极提供电压，不必设计另外的偏置电路为各PMOS管栅极提供电压，从而降低了电路的功耗。
[0028]上述电路中，优选的是:
[0029]第一电阻Rl和/或第二电阻R2，其阻值可调，以解决带隙基准电压对温度敏感的问题，实现零温漂温度系数的输出。
[0030]本发明实施例的技术方案，为了满足芯片对于低压低功耗需求而进行了改进，对于静态功耗要求较高的芯片有极其重大的意义。该带隙基准电路中，由于不再引入运放，所以也就不会产生失调电压对于带隙(bandgap)输出电压影响的问题。另外，可以通过调整Rl和/或R2的值得到零温漂温度系数的输出。
[0031]上述电路结构的输出电压VBG的表达式为:
[0032]VBG = {Vbe(q0) + {R2*Vt*ln[(1+ β)/β]*k}/Rl}*(R1/R2)
[0033]其中，Vbe(qO)为QO的发射结电压，Vt = KT/q，q为电子电荷(1.6*10E_19库仑)，K为玻尔兹曼常量，T为温度，k为Ql的三极管数量，β为NMOS管ΜΝ0、丽I和丽2之间的组成关系系数。
[0034]根据此表达式可以看出，输出电压VBG的温度系数可以通过调整Rl和R2的比值来改变，当适当调整Rl和R2的比值，可以得到零温漂温度系数的输出电压VBG。
[0035]注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
【主权项】
1.一种无运放的低输出电压高电源抑制比带隙基准源电路，包括基准电流产生电路和输出电路，其特征在于: 所述基准电流产生电路的三个分支分别包括串联的两个PMOS管； 所述电路还包括偏置电路，所述偏置电路包括串联的第一偏置PMOS管、第二偏置PMOS管和偏置NMOS管，两个偏置PMOS管与基准电流产生电路中的PMOS管并联；第二偏置PMOS管的漏极与所述偏置NMOS管漏极相连；所述偏置NMOS管的栅极与基准电流产生电路中第一 NMOS管的漏极连接，所述偏置NMOS管的源极与基准电流产生电路中第二 NMOS管的源极连接；所述第二 NMOS管的漏极和栅极相连； 所述输出电路包括串联的第一电阻和第二电阻、串联的第零三极管和第一三极管，所述第一电阻两端分别连接第零三极管和第一三极管的基极，所述第二电阻两端分别连接第零三极管的基极与发射极，所述第一三极管的基极与集电极相连，所述第一三极管的发射极与所述第零三极管的集电极相连，且连接点作为电压输出端。2.根据权利要求1所述的电路，其特征在于: 第一电阻和/或第二电阻，其阻值可调。
【专利摘要】本发明提出一种无运放的低输出电压高电源抑制比带隙基准源电路，包括基准电流产生电路和输出电路，其中，所述基准电流产生电路的三个分支分别包括串联的两个PMOS管；所述电路还包括偏置电路，所述偏置电路包括串联的第一偏置PMOS管、第二偏置PMOS管和偏置NMOS管，两个偏置PMOS管与基准电流产生电路中的PMOS管并联；所述输出电路包括串联的第一电阻和第二电阻、串联的第零三极管和第一三极管。本发明增加了偏置电路，保证基准电流产生电路中NMOS管漏极电压保持一致，不会随电源电压的变化使得电路的基准电流变化，提高了输出电压对于电源变化的抑制能力。
【IPC分类】G05F1/56
【公开号】CN104977964
【申请号】CN201510398494
【发明人】邓龙利, 刘铭
【申请人】北京兆易创新科技股份有限公司
【公开日】2015年10月14日
【申请日】2015年7月8日