具有可控输出摆幅的电压模式驱动器的制作方法

专利名称：具有可控输出摆幅的电压模式驱动器的制作方法
技术领域：
本发明涉及具有可控输出摆幅的电压模式驱动器。
背景技术：
串化器/解串化器(SERDES)驱动器或发射器包括两种主要模式电流模式和电压模式。对于全摆幅传输，例如，在通用串行总线(USB)L I版本中，使用电压模式，这是因为电压模式比电流模式消耗更小电流(即，更小功率)。例如，在一种应用中，在提供相同/相似结果的情况下，与在电流模式下消耗20mA相比较，在电压模式下，消耗了 5毫安(mA)，从而提供在50欧姆(Q)匹配阻抗下的1.0伏(V)峰值摆幅。然而，输出峰值摆幅跟踪工作电压的电压，并且不可控。对于诸如用在USB2.0版本中的减小(例如，削弱)摆幅数据传输来说，通常采用电流模式，这是因为电流模式快速和简单。然而，电流模式的发射器消耗的功率更大。例如，在一种应用中，在提供了相同的I. OV峰值摆幅的情况下，在电压模式下的5mA相比，在电压模式下消耗20mA。此外,在先进技术下,例如,28纳米(nm)节点,核心工作电压较低,例如，约0. 85V，该工作电压在ー些工作条件下导致驱动器动态余量不可靠。在ー些方法中，通过接通并联路径来实现削弱模式，从而改变驱动电压，但是功耗也增加，例如，在ー些方法中，从5mA増大至7. 7mA,从而从I. OV峰值摆幅提供-3. 5分贝(dB)削弱电平。

发明内容
为了解决现有技术中所存在的问题，根据本发明的ー个方面，提供了一种电路，包括第一节点；第ニ节点；上拉电路，选择性地连接至所述第一节点或者所述第二节点；下拉电路，选择性地连接至所述第一节点或者所述第二节点；以及电阻电路；其中，所述电路被配置为基于所述第一节点和所述第二节点之间的电阻电路的电连接在全摆幅模式下或者在削弱模式下运行。在该电路中，所述上拉电路被配置为电连接至所述第一节点，所述下拉电路被配置为电连接至所述第二节点。在该电路中，当所述电路在所述削弱模式下运行时，所述电路被配置为满足以下条件中的至少ー个所述上拉电路的第一电阻与第一终端电阻相匹配；以及所述下拉电路的第二电阻与第二终端电阻相匹配。在该电路中，所述电路被配置为满足以下条件中的至少ー个所述上拉电路的第ー电阻可调节；以及所述下拉电路的第二电阻可调节。
在该电路中，所述上拉电路包括选择性地连接至所述第一节点或者所述第二节点的至少ー个上拉晶体管，所述下拉电路包括选择性地连接至所述第一节点或者所述第ニ节点的至少ー个下拉晶体管。在该电路中，所述上拉电路包括与至少ー个上拉电阻电路相连接的至少ー个上拉晶体管，并且所述上拉电路被配置为基于所述至少一个上拉晶体管和所述至少一个上拉电阻电路的配置来提供上拉电阻。所述下拉电路包括与至少ー个下拉晶体管相连接的至少ー个下拉电阻电路，并且所述下拉电路被配置为基于所述至少一个下拉晶体管和所述至少ー个下拉电阻电路的配置来提供下拉电阻。在该电路中，所述上拉电路包括第一上拉电路，具有与第一上拉电阻电路相连接的第一上拉晶体管；以及第二上拉电路，具有与第二上拉电阻器件相连接的第二上拉晶体管；以及通过第一电源向所述第一上拉晶体管供电；通过与所述第一电源不同的第二电源供电向所述第二上拉晶体管供电。在该电路中，进ー步包括第一开关，被配置为将所述上拉电路电连接至所述第一 节点；以及第ニ开关，被配置为将所述上拉电路电连接至所述第二节点。在该电路中，进ー步包括第一开关，被配置为将所述下拉电路电连接至所述第一节点；以及第ニ开关，被配置为将所述下拉电路电连接至所述第二节点。在该电路中，被配置为运行在所述削弱模式下的所述电路进ー步基于预定的削弱因数、所述第一节点的第一电压的第一削弱值、所述第二节点的第二电压的第二削弱值、在所述第一节点和所述第二节点之间的削弱电压摆幅之一或者其组合。在该电路中，当所述电路被配置为在所述削弱模式下运行时，所述上拉电路和所述下拉电路之一或其组合被配置为改变所述上拉电路的上拉电阻和所述下拉电路的下拉电阻之一或其组合。根据本发明的另一方面，提供了ー种方法，包括在第一模式下运行电路，其中，在所述电路的第一节点和第二节点之间的输出摆幅具有第一低电压电平，并且削弱电路在所述第一节点和所述第二节点之间电断开；在第二模式下运行所述电路，其中，所述输出摆幅具有第二低电压电平，并且所述削弱电路电连接在所述第一节点和所述第二节点之间；所述第一低电压电平与所述第二低电压电平不同；在第三模式下运行所述电路，其中，所述输出摆幅具有第一高电压电平，并且所述削弱电路在所述第一节点和所述第二节点之间电断开；以及在第四模式下运行所述电路，其中，所述输出摆幅具有第二高电压电平，并且所述削弱电路电连接在所述第一节点和所述第二节点之间；所述第一高电压电平与所述第二高电压电平不同。在该方法中，进ー步包括以下步骤中的至少ー个通过连接至所述第一节点的下拉电路和连接至所述第二节点的上拉电路生成所述第一低电压电平；以及通过连接至所述第二节点的所述下拉电路和连接至所述第一节点的所述上拉电路生成所述第一高电压电平。在该方法中，进ー步包括以下步骤中的至少ー个改变所述上拉电路的第一电阻，从而匹配第一终端电阻的电阻；以及改变所述下拉电路的第二电阻，从而匹配第二终端电阻的电阻。在该方法中，进ー步包括以下步骤中的至少ー个增大所述第一低电压电平的第ー绝对值；以及增大所述第一高电压电平的第二绝对值。在该方法中，所述上拉电路包括与至少ー个晶体管相连接的至少ー个电阻器。在该方法中，所述上拉电路包括第一电路，具有与第一晶体管串联连接的第一电阻器；以及第ニ电路，具有与第二晶体管串联连接的第二电阻器；通过第一电压电源向所述第一晶体管供电，并且通过与所述第一电压电源不同的第二电压电源向所述第二晶体管供电；以及所述第一电路与所述第二电路并联连接。根据本发明的又一方面，提供了ー种方法，包括使用上拉电路在第一节点处或者第二节点处生成高电压电平；使用下拉电路在所述第一节点处或者所述第二节点处生成低电压电平；基于所述高电压电平和所述低电压电平确定所述第一节点和所述第二节点之间的摆幅电压；以及使用连接在所述第一节点和所述第二节点之间的削弱电路改变所述摆幅电压。在该方法中，进ー步包括以下步骤中的至少ー个将所述第一节点处的第一电阻与第一终端电阻相匹配；以及将所述第二节点处的第二电阻与第二终端电阻相匹配。·在该方法中，所述上拉电路包括与第二电路并联的第一电路；以及通过与第二电压电源不同的第一电压电源向所述第一电路供电。在该方法中，所述第一电路，包括与由所述第一电压电源供电的至少ー个第一晶体管串联连接的至少ー个第一电阻器；以及所述第二电路，包括与由所述第二电压电源供电的至少ー个第二晶体管串联连接的至少ー个第二电阻器。


在附图和以下描述中提出了本发明的一个或多个实施例的细节。从描述，附图和权利要求中可以明显发现其它特征和优点.图I为根据一些实施例的电路图。图2为根据一些实施例示出的在标准输出摆幅低电平(低电平)条件下工作的图I的电路的电路图。图3为根据一些实施例示出的在削弱输出摆幅低电平条件下工作的图I的电路的电路图。图4为根据一些实施例示出的在图3中电路的等效运行的电路图。图5为根据一些实施例示出的在标准输出摆幅高(High)电平条件下工作的图I的电路的电路图。图6为根据一些实施例示出的在削弱输出摆幅高电平条件下工作的图I的电路的电路图。图7为根据一些实施例示出的在图6中电路的等效运行的电路图。图8为根据一些实施例示出的TXP节点在放大的输出摆幅下工作的图I的电路的电路图。图9为根据一些实施例的TXN节点在放大的输出摆幅下工作的图I的电路的电路图。图10为根据一些实施例的示出具有放大的输出摆幅性能的在图I中的电路的电路图。
图11为根据一些实施例的具有放大的输出摆幅性能的示例性电路的示图。图12为根据一些实施例的示出了电路100的运行的流程图。 在各个附图中的相同的參考标号指定相同的元件。
具体实施例方式以下使用具体的语言公开附图示出的实施例 或示例。然而应该理解这些实施例和示例不是用于限定。公开的实施例中的任何变化和改变，以及本发明公开的原理的任何进一步应用都是预期的，因为本领域的普通技术人员通常会发生这种情況。在整个实施例中可能会重复參考数字，但是即使这些实施例使用相同的參考数字，也不要求将ー个实施例中的部件应用到另ー个实施例中。一些实施例具有以下优点和/或特征的一种或组合。低功率数据发射器可应用于高速串行接ロ应用。在削弱模式下降低了瞬态开路电流(crowbar current)损耗。输出峰值信号摆幅可控，从而适用于不同应用。抖动性能比许多其他方法更好。示例件电路图I为根据一些实施例的电路100的示图。电路100包括发射器110和接收器120，为了简明，通过所示元件示出了该发射器和接收器。然而，发射器和接收器包括没有示出的额外元件。发射器110通常称作驱动器，驱动电路等。节点TXP和TXN用作发射器110的输出端。在一些实施例中，节点TXP和TXN为相反的逻辑状态。即，当节点TXP为高逻辑电平(例如，高电平，High)时，节点TXN为低逻辑电平(例如，低电平，Low)，并且当节点TXP为低电平时，节点TXN为高电平。为了说明，电压Vtxp和Vtxn分别为在节点TXP和TXN处的电压。此外，在节点TXP和TXN之间的差分信号的输出摆幅Oswing为在节点TXP处的电压Vtxp和在节点TXN处的电压Vtxn之间电压偏差。結果，输出摆幅Oswing为电压Vtxp-电压Vtxn，或者电压(Vtxp-Vtxn)。另外，发射器110在两种模式下运行，标准或全摆幅模式和削弱或降低摆幅模式。在一些实施例中，使用信号的中点作为參考点，当输出摆幅Oswing在全摆幅模式下为低电平时，输出摆幅Oswing的电压电平为约_500mV，并且当输出摆幅Oswing为高电平时，输出摆幅Oswing的电压电平为约500mV。然而，在降低摆幅模式下，输出摆幅Oswing的低电平为约-0. 333V，输出摆幅Oswing的高电平为约0. 333V。换言之，降低摆幅模式的低电平比全摆幅模式的低电平更高(或者为更小的负值)。相反，降低摆幅模式的高电平低于全摆幅模式的高电平。在一些实施例中，高频指的是改变输出摆幅Oswing在多个连续传输位中的逻辑状态的条件。例如，输出摆幅Oswing在多个周期的时间段内连续从低电平改变至高电平，然后从高电平改变至低电平。相反，低频指的是输出摆幅Oswing保持多个连续位的高电平或低电平的条件。在一些实施例中，在节点TXP和TXN处的数据经受高频衰减(degradation at High frequency)。结果,将标准模式用在高频传输中，从而补偿数据衰减的可能性。反之，将削弱模式用在低频传输中。在一些实施例中，工作电压VDD为约I. OV。电路PulIUpP包括与电阻器RPl串联的P型金属氧化物半导体(PMOS)晶体管Pl，并且用作上拉电路，从而为节点TXP提供高电平。例如，当晶体管Pl导通吋，晶体管Pl的漏极的电压电平被拉至晶体管Pl的源极电压，该源极电压为电压VDD或高电平。实际上，晶体管Pl上拉节点TXP处的电压电平，或者电压Vtxp。在一些实施例中，使用PMOS晶体管P1，包括N型金属氧化物半导体(NMOS)晶体管的其他类型的晶体管包含在各个实施例的范围内。还考虑将晶体管P I用作开关。结果，其他类型的开关、开关电路等包含在各个实施例的范围内。电阻器RPl连同晶体管Pl —起用于匹配发射器110和接收器120的传输阻抗，通过节点TXP的电阻器RXP来端接该电阻器以及晶体管。为了说明，电路PullUpP的有效电阻或阻抗称作电阻RPullUpP，并且包括与电阻器RPl的电阻串联的晶体管Pl的电阻。在一些实施例中，选择具有例如25Q的预定值的电阻器RPl的电阻，并且选择和/或调节晶体管P1，例如RMPl的有效电阻为期望值，例如，25 Q，从而，匹配电阻器RXP的50 Q。例如，确定晶体管Pl的大小，从而提供期望的25Q的电阻。在一些实施例中，具有晶体管网络，例如，并联和串联的晶体管Pl-I至Pl-X(没有标示出，共同称作晶体管P1)，然后，控制该晶体管网络从而提供所选择的值。例如，确定每个晶体管Pl的大小，从而提供100Q的对应电阻，并且选择并联的四个晶体管P1，从而提供25 Q的有效电阻值RMP1。在一些实施例中， 将晶体管Pl设计为提供已知的电阻值，并且控制包括电阻器的电阻器件的网络，从而提供与电阻器RPl的电阻等效的电阻。在一些实施例中，没有使用电阻器RP1，并且结果，电阻RPullUpP实际上为晶体管Pl的电阻或者晶体管Pl的网络。为了说明，描述了以上配置，提供有效电阻RPullUpP的各种机构包含在各个实施例的范围内。类似地，电路RPullUpN包括与电阻器RP2串联的PMOS晶体管P2，并且用作节点TXN的上拉电路。电路RPullUpN相对于节点TXN的功能与电路RPullUpP相对于节点TXP的功能类似。例如，晶体管P2和电阻器RP2对应于相应的晶体管Pl和电阻器RP1。从而，晶体管P2和电阻器RP2的操作和结构与晶体管Pl和电阻器RPl的运行和结构类似，并且本领域普通技术人员可以了解该运行和配置。为了说明，将电路PullUpN的有效电阻称作电阻 RPullUpN。电路PullDownP包括与电阻器RNl串联的NMOS晶体管NI，并且用作上拉电路，从而为节点TXP提供低电平。例如，当晶体管NI导通时，晶体管NI的漏极的电压电平拉至晶体管NI的源极的电压电平，该源极电压电平接地或为低电平。实际上，晶体管NI还下拉节点TXP处的电压电平，或者电压Vtxp。在一些实施例中，使用NMOS晶体管NI，包括PMOS晶体管的其他类型的晶体管包含在各种实施例的范围内。为了说明，将电路PullDownP的有效电阻称作电阻RPullDownP，该有效电阻包括与晶体管NI的电阻(例如，电阻RMN1)串联的电阻器RNl的电阻。提供电阻RPulIDownP的机构与用于提供电阻RPullDownN的机构类似，并且本领域中的普通技术人员应该能够了解该机构。电路PullDownN包括与电阻器RN2串联的NMOS晶体管N2，并且用作下拉电路，从而为节点TXN提供低电平。电路PullDownN关于节点TXN的功能与电路PullDownP关于节点TXP的功能类似。为了说明，将电路PullDownN的有效电阻称作电阻电路RPullDownN，该有效电阻包括与晶体管N2(例如，电阻RMN2)的电阻串联的电阻器RN2的电阻。提供电阻RPullDownN的机构与电阻RPullDownP的机构类似,并且本领域普通技术人员应该能够了解该机构。如通过本领域普通技术人员了解的，将相应晶体管P1、P2、N1、以及N2的栅极信号PDRVP, PDRVN、NDRVP,以及NDRVN用于导通/截止相应晶体管PU P2、NI、以及N2。电阻器R3、以及在上拉电路PullUpN和PullUpP中的上拉晶体管Pl和P2和下拉电路PullDownP和PullDownN中的下拉晶体管NI和N2在标准和削弱摆幅条件下提供输出摆幅Oswing的电压电平。为了说明，当电阻器R3在节点TXP和TXN之间电断开时，将电阻器R3称作“断开”。相反，当电阻器R3电连接在节点TXP和TXN之间时，将电阻器R3称作“接通”。将电阻器R3接通或断开的不同机构包含在各种实施例的范围内。一些示例性机构包括开关，与电阻器R3串联的NMOS晶体管或PMOS晶体管，与电阻器R3并联的NMOS晶体管和/或PMOS晶体管等。在一些实施例中，当电阻器R3断开时，输出摆幅Oswing为标准电平，但是当电阻器R3接通吋，输出摆幅Oswing处于削弱环境下。结果，将电阻器R3称作削弱电路。为了说明而使用电阻器R3，其他削弱机构包含在各个实施例的范围内。电容器CP和CN提供了分别连接至节点TXP和TXN的交流电(AC)。电阻器RXP和RXN为接收器120的终端电阻器，这两个电阻器分别对应于节点TXP和TXN。在一些实施例中，电阻器RXP和RXN均为50 Q。此外，将每个上拉电路的电阻RPullUpP或RPulIUpN或者每个下拉电路的电阻RPpulIDownP和RPulIDownN配置为与电阻器RXP的电阻和RXP的电阻均相匹配。电阻器RXP和RXN的其他值包含在各个实施例的范 围内。标准低电平的差分信号摆幅图2为示出在全摆幅模式下工作的电路100和输出摆幅Oswing为低电平的电路200的示图。换言之，输出摆幅Oswing为标准低电平。为了简明，在图2和随后的图3-图10中没有示出相应晶体管P1、P2、N1、以及N2栅极的信号PDRVP、PDRVN、NDRVP、以及NDRVN。在一些实施例中，使用输出摆幅Oswing的中点作为參考点，图2中的输出摆幅Oswing的低电平为约_500mV。在电路200中，电阻器R3、晶体管P1、以及晶体管N2断开，从而用作开路。结果，为了说明，在图2中没有绘制电阻器R3、电路PullUpP、以及电路PullDownN。此外，相应晶体管NI和P2导通，从而依次导通电路PullDownP、以及电路PullUpN。因为晶体管NI导通，所以晶体管NI的漏极处的电压电平被拉至晶体管NI的源极处的电压，该源极处的电压接地，或为低电平，或者为0V。结果，下拉节点TXP处的电压Vtxp。在一些实施例中，电压Vtxp为
0.25V。因为晶体管P2导通，所以将晶体管P的漏极处的电压电平拉至晶体管P2的源极处的电压电平，该源极处的电压电平为VDD，或者为IV，或者为高电平。结果，节点TXN的电压Vtxn被上拉。在一些实施例中，电压Vtxn为0. 75V。因为输出摆幅Oswing为Vtxp-Vtxn,所以该输出摆幅为0. 25V-0. 75V或者-0. 5V。在一些实施例中，电路PullDownP的电阻RPullDownP为50 Q，从而与电阻RXP的50 Q电阻相匹配。因为电阻RPullDownP包括与晶体管NI的电阻RMNl串联的电阻器RNl的电阻，并且电阻器RNl的电阻为25 Q，所以将电阻RMNl也调节为25 Q。类似地，电路PullUpN的电阻RPulIUpN包括与晶体管P2的电阻RMP2串联的电阻器RP2的电阻，该电阻RPullUpN为50 Q，从而与电阻器RXN的电阻50 Q相匹配。此外，电阻器RP2的电阻为25 Q，结果将电阻RMP2也调节为25 Q。在一些实施例中，基于以上电压和电阻值，从节点TXP流经电路PullDowQP的电流IDNP为5. 0mA。类似地，从电路PullUpN流至节点TXN和电阻器RXN的电流IUPN也为5. OmA0
_2] 削弱的低电平的差分信号摆幅
图3为根据一些实施例示出在削弱调节下生成输出摆幅Oswing的低电平的电路100的工作的电路300的示图。换言之，输出摆幅Oswing为削弱的低电平。与电路200相比较，位于电路300中的电阻器R3接通，即，将电阻器R3电连接在节点TXP和TXN之间。图4为示出电路300的运行的电路400的示图。与电路300相比较，通过电阻器R31和R32在功能上替代了位于电路400中的电阻器R3。电阻器R31和R32中的电阻为电阻器R3的电阻的一半，在一些实施例中，这两个电阻器中的电阻均为150 Q。在一些实施例中，基于电压Vtxp和/或电压Vtxn的改变来改变输出摆幅Oswing的电压电平，该输出摆幅的电压电平依次基于各种关系，包括例如a)与电阻器RXP的电阻相匹配的节点TXP的电阻和/或与电阻器RXN的电阻相匹配的节点TXN的电阻，b)与在全摆幅模式下的输出摆幅Oswing的电压电平相比较，在削弱模式下的输出摆幅Oswing的预定电压电平，以及c)在节点TXP和/或节点TXN处的电流和/或电压电平。
以下关系基于匹配的电阻RPullDownP//R31 = RXP 以及(I)RPullUpN//R32 = RXN 或者(2)(RPullDownP+RNullUpN)//(R31+R32) = RXP+RXN(3)在一些实施例中，RPullDownP= RPullUpN, R31 = R32, RXP = RXN = 50 Q。以下等式示出了，与在全摆幅模式下的输出摆幅Oswing的电压电平相比较，在削弱模式下的输出摆幅Oswing的预定电压电平的关系Dswing = Fswing^Dratio 或者(4)Vtxpd-Vtxnd = VDD/2*Dratio 或者(5)(Vtxpd+Vtxnd)/2 = VDD/2 或者(6)Vtxpd-VDD/2 = (VDD/2/2)^Dratio(7)其中,Dswing为在削弱模式下的输出摆幅Oswing,Fswing为在全摆幅模式下的输出摆幅Oswing, Dratio为削弱系数,Vtxpd为在削弱模式下的节点TXP的电压，Vtxnd为在削弱模式下的节点TXN的电压。在一些实施例中，Dratio为预定值，例如，-3. 5分贝。以下等式示出了在削弱模式下的节点TXP处的电流之间的关系，该节点处的电流包括流经电路PullDownP的电流，流经电阻器R3的电流，以及流经电阻器RXP的电流(Vtxpd-GND) /RPul IDownP + (Vtxpd-VDD/2) /R31+ (Vtxpd-Vcp) /RXP = 0
(8)其中，电压Vcp为削弱模式下电阻器CP两端的电压降(例如，连接电容器CP的电压的AC)。在一些实施例中，已知电压Vcp，并且例如为0. 5V。基于以上等式(I)至⑶，已知RXP、RXN、Dratio, VDD,并且本领域普通技术人员可了解，可以计算其他參数，例如，RPullDownP、RPullUpN、R31、R32、R3、Vtxpd。在节点TXP处，因为电路100的对称结构，电压VTR3恒定，所以电阻器R31与电路PullDownP的电阻器RPullDownP并联。在一些实施例中，与电阻器RPullDownP并联的电阻器R31的有效电阻与电阻器RXP的电阻相匹配，该电阻器RXP的电阻为50 Q。结果，将电阻RPullDownP调节为75 Q。S卩，RPullDownP的75 Q与R31的150 Q并联为50 Q。因为电阻器RNl为25 Q，所以将晶体管NI的电阻RMNl调节为50 Q。类似地，在节点TXN处，因为电压VTR3恒定，所以电阻器R32与电路Pul IUpN的电阻器RPullUpN并联。在一些实施例中，电阻器R32的有效电阻与电阻器RPullUpN并联为50 Q，从而与电阻器RXN的50 Q电阻匹配。结果，将电阻RPullUpN调节为75 Q。因为电阻器RP2为25 Q，所以将电阻器P2的电阻RMP2调节为50 Q。在一些实施例中，电流IUPN和IDNP均为4. 44mA。电流IR3(流经电阻器R3的电流)为I. 11m A。流经相应电阻器RXP和RXN的电流IXP和IXN中均为3. 3mA。电压Vtxpd 为 0. 333V,并且电压 Vtxnd 为 0. 667V。結果,输出摆幅 Oswing 为 Vtxpd-Vtxnd =
0.333V-0. 667V = -0. 33V。与电路200相比较，因为通过电连接在节点TXP和TXN之间的电阻器R3所导致的电压Vtxp和Vtxn的改变，所以电路200中的输出摆幅Oswing从-0. 5V改变为-0. 33V。在标准高电平下的差分信号摆幅图5为示出在全摆幅模式下运行的电路100的电路500的示图，并且输出摆幅Oswing为高电平。換言之，输出摆幅Oswing为标准高电平。在一些实施例中，使用OV作为输出摆幅Oswing的參考点，图5中的输出摆幅Oswing的高电平为约500mV。在电路500中，电阻器R3、晶体管NI、以及晶体管P2断开，因此用作开路。結果，为了说明，在图5中没有示出电阻器R3，包括晶体管NI和电阻器RN I的电路PullDownP，和包括晶体管P2和电阻器RP2的电路PullUpN。此外，晶体管Pl和N2导通。因为晶体管P I导通，所以节点TXP处的电压Vtxp被拉向晶体管P I的源极电压，该源极电压为VDD、或者高电平、或者I. 0V。在一些实施例中，电压Vtxp为0. 75V。因为晶体管N2导通，所以将节点TXN的电压Vtxn拉向晶体管N2的源极的电压，该源极电压接地，或者为低电平，或者为0V。在一些实施例中，电压Vtxn为
0.25V。因为输出摆幅Oswing为Vtxp-Vtxn，所以该输出摆幅为0. 5V。在一些实施例中，电路PullUpP的电阻RPullUpP包括与晶体管Pl的电阻RMPl串联的电阻器RPl的电阻，该电路的电阻RPullUpP与电阻RXP的50 Q电阻相匹配。此外，电阻器RPl的电阻为25 Q。结果，将晶体管Pl的电阻RMPl调节为25 Q。类似地，电路PullDownN的电阻RPullDownN包括与晶体管N2的电阻RMN2串联的电阻器RP2的电阻，该电阻RPullDownN为50 Q，从而与电阻器RXN的50 Q电阻相匹配。此外，电阻器RN2的电阻为25 Q。结果，将晶体管N2的电阻RMN2调节为25 Q。基于以上电压和电阻值，在一些实施例中，流经电路PullUpP的电流IUPP为
5.0mA。类似地，从节点TXN流经电路PullDownN的电流IDNN也为5. 0mA。削弱的高电平下的差分信号摆幅图6为根据一些实施例的示出在削弱条件下生成输出摆幅Oswing的高电平的电路100的工作的电路600的示图。换言之，输出摆幅Oswing为削弱的高电平。与电路500相比较，电路600中的电阻器R3接通，即，电连接在节点TXP和TXN之间。图7为示出电路600的运行的电路700的示图。与电路600相比较，通过电阻器R31和R32功能替换位于电路700中的电阻器R3。电阻器R31和R32中的每个的电阻为电阻器R3的电阻的一半，在一些实施例中，这两个电阻器的电阻均为150 Q。电路700相对于电路500的电压Vtxp和Vtxn的变化与电路400 (如上文中，參照图4中的电路400所描述的)相对于电路200的相应电压Vtxn和Vtxp的变化相同。例如，在节点TXP处，因为电压VTR3恒定，所以电阻器R31可操作性地与电路PullUpP的电阻器RPullUpP并联。使得与电阻器RPullUpP并联的电阻器R31的有效电阻为50 Q，从而与电阻器RXP的50 Q电阻相匹配，将电阻RPullUpP调节为75 Q。因为电阻器RPl为25 Q，所以将晶体管Pl的电阻RMPl调节为50 Q。类似地，在节点TXN处，因为电压VTR3恒定，所以电阻器R32可操作性地与电路PullDownN的电阻器RPullDownN并联。使得与电阻器RPullDownN并联的电阻器R32的有效电阻为50 Q，从而与电阻器RXN的50 Q电阻匹配，将电阻RPullDownN调节为75 Q。因为电阻器RN2为25 Q，所以将晶体管N2的电阻RMN2调节为50 Q。在一些实施例中，电流IUPP和IDNN均为4. 44mA。流经电阻器R3的电流IR3为1.11mA。流经相应电阻器RXP和RXN的电流IXP和IXN均为3. 3mA。电压Vtxp为0. 667V并且电压 Vtxn 为 0. 333V。結果，输出摆幅 Oswing 为 Vtxp-Vtxn = 0. 667V-0. 333V = 0. 33V。与电路500相比较，因为通过电连接在节点TXP和TXN之间的电阻器R3所导致的电压Vtxp和Vtxn的改变，所以输出摆幅Oswing从0. 5V改变为0. 33V。本发明的各个实施例具有优于其他方法的优点。例如，在ー些其他方法中，在削弱模式下，晶体管Pl和NI均导通。结果，流经晶体管Pl的电流IUPP还流经晶体管NI，将该电流称作瞬态开路电流，并且进一歩降低电压Vtxp的电压电平。相反，在本发明的各种实·施例中，因为晶体管NI截止，所以在削弱模式下的电流IUPP没有流经晶体管NI。因此，电流IUPP没有作为瞬态开路电流的部分流动。在一些情况下，当输出摆幅Oswing从高电平变换为低电平或者从低电平变换为高电平时，在发射器110和接收器120之间的传输通路(未示出)具有更多信号损失。在一些实施例中，将更高的信号摆幅用于这种传输通路的变换。结果，将各种电路配置为使得在从低电平至高电平或者从高电平至低电平的逻辑变换以后，输出摆幅Oswing的逻辑电平为标准摆幅电平。例如，当输出摆幅Oswing从低电平变换为高电平时，使用电路500使得高电平为标准高电平(例如，0. 5V)。但如果输出摆幅Oswing从高电平变换为低电平，则使用电路200使得低电平为标准低电平(例如，-0. 5V)。有效地，在一些实施例中，输出摆幅Oswing从标准高电平或削弱高电平变换为标准低电平，或者从标准低电平或削弱低电平变换为标准高电平。放大的差分信号摆幅在一些实施例中，期望改变输出摆幅Oswing，并且通过改变电压VDD来实现改变输出摆幅，实际上，改变输出摆幅改变相应节点TXP和TXN的电压Vtxp和电压Vtxn。例如，当电压VDD增大时,输出摆幅Oswing増大，并且当电压VDD降低时,输出摆幅Oswing降低。在一些实施例中，因为エ艺技术的减小，所以限定了电压VDD，例如，可使用0. 85V来替代I. 0V。结果,输出摆幅Oswing降低。在一些实施例中，提供了增大输出摆幅Oswing的技术。图8为根据一些实施例的示出如何增大输出摆幅Oswing的电路800的示图。在图8中，增大在标准工作下节点TXP的电压Vtxp，从而增大了输出摆幅Oswing。与电路500相比较，电路800中的电路PulIUpPE替代了电路500中的电路PullUpP。为了说明，电路PullUpPE的功能和运行与电路PullUpP的功能运行相同。結果，电路PullUpPE的有效电阻RPullUpPE与电路PullUpP的电阻RPullUpP相同，该有效电阻为50Q。此外，通过电压VDDR和电压VDDH所提供的等效电压VDDeq (没有标示出)与电压VDD相同，该等效电压为电路100中的1.0V。电路PulIUpPE包括与第二上拉电路PulIUpPH并联的第一上拉电路PullUpPR。电路PulIUpPR与图5中的电路PulIUpP类似，并且包括与电阻器RP IR串联的晶体管P IR，与该电阻器串联的该晶体管对应于与电路PullUpP的电阻器RPl串联的晶体管P1。除了在一些实施例中，电路PulIUpPR中的电压VDDR限于0. 85V,电路PullUpP中的电压VDD为I. OV以外，电压VDDR对应于电压VDD。为了说明，将晶体管PlR和PlH的电阻分别称作RPlR和RP1H。电路PullUpPH包括与电阻器RPlH串联的晶体管P1H。换言之，与电阻器RPlH串联的晶体管PlH和与电阻器RPlR串联的相应晶体管PlR并联。在一些实施例中，与“传统的”电压晶体管PlR相比较，晶体管PlH为“高”电压晶体管。S卩，通过电压VDDH向晶体管PlH供电，该电压VDDH高于用于功率晶体管PlR的电压VDDR。在一些实施例中，电压VDDH 为约1. 8V，电压VDDR为约0. 85V。然而，通过相同的电压值向相同类型的晶体管PIR和PIH供电包含在各个实施例的范围内。因为电路PulIUpPR和PulIUpPH并联，所以电路PulIUpPR和PullUpPH的戴维南(Thevenin)等效包括等效电压VDDep和等效电阻RPulIUpPE,基于以下等式计算出该等效电压VDD印和该等效电阻RPullUpPE VDDep = ((VDDH*RPulIUpPR) + (VDDR*RPulIUpPH)) / (RPullUpPR+RPulIUpPH)以及
(9)RPullUpPE = RPullUpPR//RpulIUpPH(10)在一些实施例中，电压VDDep为I. 0V，从而对应于电路100中的I. OV电压VDD，并且电路PullUpPE的电阻RPullUpPE为50 Q，从而对应于电路100中的电路PullUpP的电阻RPullUpP。结果，使用戴维南等式(9)和(10)，电阻RPul IUpPR和电阻RPul IUpPH分别为59 Q和317 Q，通过以下关系来检验这两个电阻VDDep = ((I. 8*59)+ (0. 85*317))/(59+317) ^ I. OVRPullUpPE = 59 Q//317 Q = 49. 74 Q ^ 50 Q在一些实施例中，电阻器RPlR和RPlH均为25 Q。结果，电阻RMPlR为34 Q，并且电阻RMPlH为292 Q ( = 317Q-25Q) o另夕卜，流经相应电路Pul IUpPR和PullUpPH的电流IUPPR 和 IUPPH 分别为 I. 7mA 和 3. 3mA。在一些实施例中，例如，通过使用信号I3DRVPR和TORVPH同时导通或者截止相应晶体管PlR和PlH来导通或者截止电路PulIUpPR和电路PullUpPH。此外，基于戴维南原理，调节电阻RPulIUpPR和电阻RPullUpPH，从而提供预定电压Vtxp。結果，电压Vtxp可控，并且高于电压VDDR，在一些实施例中，以预定值(例如，0. 85V)限定该电压VDDR。与上述在图I中调节电阻RPulIUpP和电阻RPulIUpN类似，实施调节电阻RPulIUpPR和电阻RPullUpPH。将电路800用于通过增大电压Vtxp生成增大的输出摆幅Oswing。为了在削弱模式下生成增大的输出摆幅Oswing，如上文关于图7中的电路700所述的，电阻器R3接通，例如，将电阻器R3连接在节点TXP和TXN之间。图9为根据一些实施例的示出如何增大输出摆幅Oswing的电路900的示图。在图8中，增大在标准运行下的节点TXN的电压Vtxn，从而增大了输出摆幅Oswing。与电路200相比较，电路900中的电路PullUpNE替代了电路200中的电路PullUpN。为了说明，电路PullUpNE的功能和操作与电路PullUpN的功能和操作相同。结果，电路PulIUpNE的有效电阻RPulIUpNE与电路PulIUpN的电阻RPulIUpN相同，该有效电阻为50Q。此外，通过电压VDDR和电压VDDH所提供的等效电压VDDeq (没有标示出)与电压VDD相同，该等效电压为电路100中的1.0V。电路Pull UpNE包括与第二上拉电路(例如，Pul IUpNH)并联的第一上拉电路PullUpNR。电路PullUpNR与图2中的电路PullUpN类似，并且包括与电阻器RP2R串联的晶体管P2R，与该电阻器串联的该晶体管对应于与电路PullUpN的电阻器RP2串联的晶体管P2。除了在一些实施例中，电路PullUpNR中的电压VDDR限于0. 85V，电路PullUpN中的电压VDD为I. OV以外，电压VDDR对应于电压VDD。为了说明，将晶体管P2R和P2H的电阻分别称作RP2R和RP2H。电路PullUpNH包括与电阻器RP2H串联的晶体管P2H。换言之，与电阻器RP2H串联的晶体管P2H和与电阻器RP2R串联的相应晶体管P2R并联。在一些实施例中，与“传统的”电压晶体管P2R相比较，晶体管P2H为“高”电压晶体管。S卩，通过电压VDDH向晶体管P2H供电，该电压VDDH高于用于功率晶体管P2R的电压VDDR。在一些实施例中，电压VDDH为约I. 8V，电压VDDR为约0. 85V。然后，通过相同的电压值向相同类型的晶体管P2R和P2H供电包含在各种实施例的范围内。因为电路PulIUpNR和PulIUpNH并联，所以电路PulIUpNR和PullUpNH的戴维南等效包括等效电压VDDen和等效电阻RPullUpNE，基于以下公式计算该等效电压VDDen和等效电阻RPullUpNE VDDen = ((VDDH*RPulIUpNR) + (VDDR*RPulIUpNH)) / (RpullUpNR+RPulIUpNH)以及
(11)RPullUpNE = RPullUpNR//RpulIUpNH (12)在一些实施例中，电压VDDen为I. 0V，从而对应于电路100中的I. OV电压VDD，并且电路PulIUpNE的电阻RPulIUpNE为50 Q，从而对应于电路100中的电路PulIUpN的电阻RPullUpN。结果，使用戴维南等式(11)和(12)，电阻RPul IUpNR和电阻RPul IUpNH分别为59 Q和317 Q，通过以下关系来验证这两个电阻VDDen = ((I. 8*59) + (0. 85*317))/(59+317) ^ I. OVRPullUpNE = 59 Q//317 Q = 49. 74 Q ^ 50 Q在一些实施例中，电阻器RP2R和RP2H均为25Q。结果，电阻RMP2R为34 Q，并且电阻RMP2H为292Q ( = 317Q-25Q) 另夕卜，流经相应电路PullUpNR和PullUpNH的电流IUPNR 和 IUPNH 分别为 I. 7mA 和 3. 3mA。在一些实施例中，例如，通过使用信号I3DRVNR和TORVNH同时导通和截止相应晶体管P2R和P2H来导通和截止电路PullUpNR和电路PullUpNH。此外，基于戴维南定理，调节电阻RPullUpNR和电阻RPullUpNH，从而提供预定电压Vtxn。結果，电压Vtxn可控，并且高于电压VDDR，在一些实施例中，以预定值，例如0. 85V限定该电压VDDR。与调节上述在图I中的电阻RPullUpP和电阻RPullUpN类似，实施调节电阻RPullUpNR和电阻RPullUpNH。将电路900用于通过増大Vtxn生成増大的输出摆幅Oswing。为了在削弱模式下生成增大的输出摆幅Oswing，如上文关于图4中的电路400所述的，电阻器R3接通，例如，该电阻器被连接在节点TXP和TXN之间。图10为示出如何放大节点TXP和TXN的输出摆幅Oswing的电路1000的示图。与电路100相比较，电路1000包括分别替换电路PullUpP和PullUpN的电路PullUpPE和PullUpNE。上文中，结合相应图8和图9说明了用于放大输出摆幅Oswing的电路PulIUpPE和PullUpNE的运行。例如，当电阻器R3、晶体管N I、以及晶体管P2R和P2H断开时，电路1000如图8中的电路800那样运行。类似地，当电阻器R3、晶体管N2、以及晶体管PlR和PlH断开时，电路1000如图9中的电路900那样运行。此外，当电阻器R3接通时等等，电路1000结合放大的输出摆幅Oswing在削弱模式下运行。具有放大输出摆幅的电路——一些其他实施例本领域中的普通技术人员意识到，电路PullUpPE和PullUpNE包括具有相似元件的相似电路。在一些实施例中，仅ー个电路(例如电路PullUp)结合开关使用，其中，为了连接至节点TXP的电路PullDownP的运行等效(operational equivalence),电路PullUp被连接至节点TXP。此外，为了连接至节点TXN的电路PulIDownNE的运行等效，将电路PulIUp连接至节点TXN。类似地，在图10中的电路PullDownP和PullDownN具有类似元件。在一些实施例 中，仅ー个电路PullDown结合开关使用，其中，为了连接至节点TXP的电路PullDownP的操作等效，将电路PullDown连接至节点TXP。此外，为了连接至节点TXN的电路PullDownNE的运行等效，电路PullUp连接至节点TXN。图11为根据一些实施例示出的具有放大输出摆幅部件的电路1000的操作的电路1100的示图。除了具有不同结构的不同元件以外，电路1100具有与电路1000类似的部件。为了简明，没有标示出用于导通/截止在图11中的晶体管的信号，但是本领域普通技术人员应该能够了解相应晶体管的运行。例如，施加在NMOS晶体管的栅极处的高电平导通NMOS晶体管，并且施加在相同NMOS晶体管的栅极处的低电平截止该NMOS晶体管。类似地，施加在PMOS晶体管的栅极处的低电平导通PMOS晶体管，并且施加在相同PMOS晶体管的栅极处的高电平截止PMOS晶体管。与电路1000相比较，电路PullUp和电路1100中的PMOS晶体管PUPP和PUPN替代了电路1000中的电路Pul IUpPE和电路Pul IUpNE。在一些实施例中，当晶体管PUPP导通吋，晶体管PUPN截止。結果，将电路PullUp电连接至节点TXP，该电路可操作地等效于连接至节点TXP的电路PullUpPE。类似的，当晶体管PUPN导通吋，晶体管PUPP截止。结果，将电路PullUp电连接至节点TXN，该电路可操作地等效于连接至节点TXN的电路PullUpNE。此外，晶体管UPR对应于晶体管PlR和P2R。晶体管UPH对应于晶体管PlH和P2H。电阻器PUPR对应于电阻器RPlR和RP2R。电阻器RUPH对应于电阻器RPlH和RP2H。电路PuIIDown和电路1100中的晶体管I3DNN和I3DNP替代了电路1000中的电路PullDownP和PullDownN。在一些实施例中，当晶体管I3DNN截止时，晶体管I3DNP导通。结果，将电路PullDown电连接至节点TXP，该电路可操作性地等效于连接至节点TXP的电路PulIDownPo类似地，当晶体管I3DNP截止时，晶体管TONN导通。結果，将电路PullDown电连接至节点TXN，该电路可操作性地等效于连接至节点TXN的电路PullDowN。电阻器R31和R32和电路1100中的晶体管NDE和PDE替代了电路1000中的晶体管R3。电阻器R31和R32中的每个具有电阻器R3的电阻的一半电阻。当晶体管NDE和晶体管PDE之一或者其组合导通吋，与电阻器R32串联的电阻器R31等效于电阻器R3，该电阻器R3连接在TXP和TXN之间。但是当晶体管NDE和PDE截止时，电阻器R31和R32，或者电阻器R3与节点TXP和TXN电断开。
当晶体管PUPP导通并且晶体管PUPN截止；晶体管TONN导通并且晶体管TONP截止；以及电阻器R31和R32与节点TXP和TXN断开时，电路1100在功能上等效于电路800。因为晶体管PUPP导通，所以电路PullUp电连接至节点TXP。因为晶体管TONN导通，所以电路PullDown电连接至节点TXN。然而，当电阻器R31和R32、或者电阻器R3导通时，电路1100在削弱模式下工作。当晶体管PUPN导通并且晶体管PUPP截止；晶体管TONP导通并且晶体管TONN截止；以及电阻器R31和R32与节点TXP和TXN断开时，电路1100功能等效于电路900。因为晶体管PUPN导通，所以电路PullUp电连接至节点TXN。因为晶体管TONP导通，所以电路PullDown电连接至节点TXP。然而，当电阻器R31和R32、或者电阻器R3导通时，电路1100在削弱模式下运行。示例性方法
图12为根据一些实施例的示出电路100的运行的流程图1200. 在步骤1210中，电阻器R3、晶体管P I和晶体管N2将断开。此外，晶体管P2和晶体管NI导通。输出摆幅Oswing为标准低电平。因此，电路100在标准输出摆幅Oswing下传输逻辑低电平。在步骤1215中，电阻器R3接通。输出摆幅Oswing为削弱的低电平。因此，电路100在削弱的输出摆幅Oswing下传输逻辑低电平。在步骤1220中，电阻器R3、晶体管P2和晶体管NI断开。晶体管Pl和晶体管N2导通。結果，输出摆幅Oswing为标准高电平。因此，电路在标准输出摆幅Oswing下传输逻辑闻电平。在步骤1225中，电阻器R3接通。输出摆幅Oswing为削弱的高电平。因此，电路100在削弱的输出摆幅Oswing下传输逻辑高电平。在图12中，将电路100示出性地用于生成用于输出摆幅Oswing的标准低电平、削弱的低电平、标准高电平、以及削弱的高电平。使用图12中的流程图1200，将电路1000或者1100用于形成标准的放大低电平、削弱的放大低电平，标准的放大高电平、以及削弱的放大高电平，电路1000或者1100与本发明中所公开的各个实施例的主g和范围相一致。已经描述了多个实施例。然而，应该理解，可以在不背离本发明主g和范围的情况下，做各种不同的改变。例如，示出为特定掺杂类型(例如，NMOS和PM0S)的各种晶体管为了说明的目的，本发明的实施例不仅限于特定类型，但是选择的特定晶体管的掺杂类型是设计选择，并且在各种实施例中的范围内。用在以上描述中的各种信号的逻辑电平(例如，低电平或高电平)也为了说明的目的，各种实施例不仅限于特定电平，当信号激活和/或去激活时，而是更确切地说，选择这种电平为设计选择的问题。因为各种晶体管(例如晶体管PUPN.PUPP.PDNN.PDNP等)用作开关，所以代替这些晶体管，可以使用其他器件、开关、开关电路等。为了说明，各个附图示出了分立电阻器和电容器，可以使用等效电路。例如，可以替换相应电阻器使用电阻器件、电路或网络(例如，电阻器、电阻器件、电路等的组合)。类似地，可以使用电容器件、电路、或网络(例如，电容器、电容器件、电路等的组合)来替代相应电容器。一些实施例涉及电路，该电路包括第一节点；第ニ节点；上拉电路，选择性地连接至第一节点或第二节点；下拉电路，选择性地连接至第一节点或第二节点；以及电阻电路。该电路被配置为基于电连接第一节点和第二节点之间的电阻电路在全摆幅模式下或削弱模式下运行。ー些实施例涉及ー种方法，该方法包括在第一模式下运行该电路，其中，在电路的第一节点和第二节点之间的输出摆幅具有第一低电压电平，并且削弱电路在第一节点和第二节点之间电断开；在第二模式下运行该电路，其中，输出摆幅具有第二低电压电平，并且将削弱电路电连接在第一节点和第二节点之间；在第三模式下运行该电路，其中，输出摆幅具有第一高电压电平，并且削弱电路在第一节点和第二节点之间电断开；以及在第四模式下运行电路，其中，输出摆幅具有第二高电压电平，并且削弱电路电连接在第一节点和第ニ节点之间。ー些实施例涉及ー种方法，该方法包括使用上拉电路在第一节点处或者第二节点处生成高电压电平，使用下拉电路在第一节点处或者第二节点处生成低电压电平；基于高电压电平和低电压电平确定在第一节点和第二节点之间的摆幅电压；以及使用连接在第 一节点和第二节点之间的削弱电路，改变摆幅电压。以上方法示出了示例性步骤，但是没有必要以所示顺序实施这些方法。根据所公开的实施例的主g和范围，可以适当添加、替换、顺序改变、和/或去除这些步骤。
权利要求
1.一种电路,包括 第一节点； 第二节点； 上拉电路，选择性地连接至所述第一节点或者所述第二节点； 下拉电路，选择性地连接至所述第一节点或者所述第二节点；以及 电阻电路； 其中，所述电路被配置为基于所述第一节点和所述第二节点之间的电阻电路的电连接在全摆幅模式下或者在削弱模式下运行。
2.根据权利要求I所述的电路，其中，所述上拉电路被配置为电连接至所述第一节点，所述下拉电路被配置为电连接至所述第二节点。
3.根据权利要求I所述的电路，其中，当所述电路在所述削弱模式下运行时，所述电路被配置为满足以下条件中的至少ー个 所述上拉电路的第一电阻与第一终端电阻相匹配；以及 所述下拉电路的第二电阻与第二终端电阻相匹配，或者 其中，所述电路被配置为满足以下条件中的至少ー个 所述上拉电路的第一电阻可调节；以及 所述下拉电路的第二电阻可调节。
4.根据权利要求I所述的电路，其中， 所述上拉电路包括选择性地连接至所述第一节点或者所述第二节点的至少ー个上拉晶体管， 所述下拉电路包括选择性地连接至所述第一节点或者所述第二节点的至少ー个下拉晶体管，或者其中， 所述上拉电路包括与至少ー个上拉电阻电路相连接的至少ー个上拉晶体管，并且所述上拉电路被配置为基于所述至少一个上拉晶体管和所述至少ー个上拉电阻电路的配置来提供上拉电阻， 所述下拉电路包括与至少ー个下拉晶体管相连接的至少ー个下拉电阻电路，并且所述下拉电路被配置为基于所述至少一个下拉晶体管和所述至少ー个下拉电阻电路的配置来提供下拉电阻，或者其中， 所述上拉电路包括第一上拉电路，具有与第一上拉电阻电路相连接的第一上拉晶体管；以及第ニ上拉电路，具有与第二上拉电阻器件相连接的第二上拉晶体管；以及 通过第一电源向所述第一上拉晶体管供电；通过与所述第一电源不同的第二电源供电向所述第二上拉晶体管供电。
5.根据权利要求I所述的电路，进一歩包括 第一开关，被配置为将所述上拉电路电连接至所述第一节点；以及 第二开关，被配置为将所述上拉电路电连接至所述第二节点，或者 进ー步包括 第一开关，被配置为将所述下拉电路电连接至所述第一节点；以及第二开关，被配置为将所述下拉电路电连接至所述第二节点。
6.根据权利要求I所述的电路，其中，被配置为运行在所述削弱模式下的所述电路进一歩基于预定的削弱因数、所述第一节点的第一电压的第一削弱值、所述第二节点的第二电压的第二削弱值、在所述第一节点和所述第二节点之间的削弱电压摆幅之一或者其组合，或者 其中，当所述电路被配置为在所述削弱模式下运行时，所述上拉电路和所述下拉电路之一或其组合被配置为改变所述上拉电路的上拉电阻和所述下拉电路的下拉电阻之一或其组合。
7.ー种方法，包括 在第一模式下运行电路，其中，在所述电路的第一节点和第二节点之间的输出摆幅具有第一低电压电平，并且削弱电路在所述第一节点和所述第二节点之间电断开； 在第二模式下运行所述电路，其中，所述输出摆幅具有第二低电压电平，并且所述削弱电路电连接在所述第一节点和所述第二节点之间；所述第一低电压电平与所述第二低电压电平不同； 在第三模式下运行所述电路，其中，所述输出摆幅具有第一高电压电平，并且所述削弱电路在所述第一节点和所述第二节点之间电断开；以及 在第四模式下运行所述电路，其中，所述输出摆幅具有第二高电压电平，并且所述削弱电路电连接在所述第一节点和所述第二节点之间；所述第一高电压电平与所述第二高电压电平不同。
8.根据权利要求7所述的方法，进ー步包括以下步骤中的至少ー个 通过连接至所述第一节点的下拉电路和连接至所述第二节点的上拉电路生成所述第一低电压电平；以及 通过连接至所述第二节点的所述下拉电路和连接至所述第一节点的所述上拉电路生成所述第一高电压电平，并且 进ー步包括以下步骤中的至少ー个 改变所述上拉电路的第一电阻，从而匹配第一终端电阻的电阻；以及 改变所述下拉电路的第二电阻，从而匹配第二终端电阻的电阻，或者 进ー步包括以下步骤中的至少ー个 增大所述第一低电压电平的第一绝对值；以及 增大所述第一高电压电平的第二绝对值，或者 其中，所述上拉电路包括与至少ー个晶体管相连接的至少ー个电阻器，或者 其中 所述上拉电路包括第一电路，具有与第一晶体管串联连接的第一电阻器；以及第二电路，具有与第二晶体管串联连接的第二电阻器； 通过第一电压电源向所述第一晶体管供电，并且通过与所述第一电压电源不同的第二电压电源向所述第二晶体管供电；以及 所述第一电路与所述第二电路并联连接。
9.ー种方法，包括 使用上拉电路在第一节点处或者第二节点处生成高电压电平；使用下拉电路在所述第一节点处或者所述第二节点处生成低电压电平； 基于所述高电压电平和所述低电压电平确定所述第一节点和所述第二节点之间的摆幅电压；以及 使用连接在所述第一节点和所述第二节点之间的削弱电路改变所述摆幅电压。
10.根据权利要求9所述的方法，进ー步包括以下步骤中的至少ー个 将所述第一节点处的第一电阻与第一终端电阻相匹配；以及 将所述第二节点处的第二电阻与第二终端电阻相匹配，或者 其中 所述上拉电路包括与第二电路并联的第一电路；以及 通过与第二电压电源不同的第一电压电源向所述第一电路供电，并且 其中 所述第一电路，包括与由所述第一电压电源供电的至少ー个第一晶体管串联连接的至少ー个第一电阻器；以及 所述第二电路，包括与由所述第二电压电源供电的至少ー个第二晶体管串联连接的至少ー个第二电阻器。
全文摘要
一种电路包括第一节点；第二节点；上拉电路，选择地与第一节点或者第二节点相连接；下拉电路，选择地与第一节点或者第二节点相连接；以及电阻电路。该电路被配置为用于基于在第一节点和第二节点之间的电阻电路的电连接在全摆幅模式下或削弱模式下运行。本发明还提供了一种具有可控输出摆隔的电压模式驱动器。
文档编号H03K19/0185GK102664619SQ201110325750
公开日2012年9月12日 申请日期2011年10月19日 优先权日2010年10月19日
发明者余宗欣 申请人:台湾积体电路制造股份有限公司