用于耐高电压驱动器的装置的制造方法
【专利说明】
【背景技术】
[0001]过度电性应力(EOS)对传统的输入-输出(I/O)缓冲器是一个挑战，该缓冲器被要求在高电源(例如，3.3V)下操作以用于向后兼容性或在低电源(例如，IV)下操作以用于下一代低功率应用。例如，通用串行总线(USB) 2.0兼容I/O缓冲器被要求在经典(CL)模式中提供功能，其中缓冲器使用3.3V电源驱动信号，并且还被要求在高速(HS)模式中提供功能，其中缓冲器使用1.0V电源驱动信号。为了使缓冲器为两个操作模式都提供功能，使用了增加面积和功率的双缓冲器设计。
【附图说明】
[0002]本公开内容的实施例将根据以下给出的具体实施方以及根据本公开内容的各个实施例的附图而更全面地理解，但是，并不应当将本公开限制于具体实施例，它们仅用于解释和理解。
[0003]图1例示了具有用于高电压和低电压操作的两个不同的缓冲器的通用传输器驱动器。
[0004]图2例示了根据本公开内容的一个实施例的耐高电压驱动器。
[0005]图3例示了根据本公开内容的一个实施例的耐高电压差分驱动器。
[0006]图4例不了根据本公开内容的一个实施例的使用耐高电压驱动器的输入-输出(I/O)系统。
[0007]图5是根据本公开内容的一个实施例的具有耐高电压驱动器的智能设备或计算机系统或SoC(片上系统)。
【具体实施方式】
[0008]图1显示了具有用于高电压和低电压操作的两个不同的缓冲器的通用传输器驱动器100。这里，驱动器100包括在低电源(例如，IV)下操作的高速(HS)驱动器101，以及经典(CL)驱动器102和103。CL驱动器102和103在传统电源(例如，3.3V)下操作，传统电源是比用于HS驱动器101的电源更高的电源。
[0009]HS驱动器101包括如图所示的耦合在一起的P型晶体管MP1、MP2和MP3，η型晶体管丽1、丽2以及下拉电阻Rl。MPl是由Vg偏置的电流源。MPl具有耦合到低电源(例如，IV)的源极端子。ΜΡ2和MP3是由hspdrvp和hspdrvm信号分别控制的上拉驱动器。MNl和丽2是由1.8V偏置电压偏置的选通栅极。HS驱动器101的输出是在焊盘DP和DM上的低摆幅差分输出。
[0010]CL驱动器102包括串联耦合在一起的P型晶体管MP4和MP5以及η型晶体管丽3和ΜΝ4。MP4的源极端子耦合到高电源(例如，3.3V)。ΜΡ5和ΜΝ3被例如1.8V的偏置电压偏置。MP4是由clpu-pdrvp控制，而MN4是由clpd-pdrvp控制。CL驱动器102的输出端耦合到MP5和丽3的漏极端子。MP5和丽3的漏极端子耦合到电阻Rp，电阻Rp耦合到焊盘DP0
[0011]CL驱动器103包括串联耦合在一起的P型晶体管MP6和MP7以及η型晶体管丽5和ΜΝ6。ΜΡ6的源极端子耦合到高电源(例如，3.3V)。ΜΡ7和ΜΝ5被例如1.8V的偏置电压偏置。ΜΡ6是由clpu-pdrvm控制，而MN6是由clpd-pdrvm控制。CL驱动器103的输出端耦合到MP7和丽5的漏极端子。MP7和丽5的漏极端子耦合到电阻Rm，电阻Rm耦合到焊盘DM。这里，DP和DM形成CL驱动器102和103的差分输出。当CL驱动器102和103使能时，HS驱动器101被禁用，反之亦然。
[0012]当前的USB2.0兼容的I/O缓冲器具有图1的驱动器。CL下拉驱动器MN4和MN6在HS操作期间总是导通以提供到地的有效终止(例如，45 Ω)。CL和HS驱动器两者共享单个I/O焊盘(S卩，耦合到DP和DM的焊盘)，并且因此，EOS (过度电性应力)保护选通栅极被用于CL和HS驱动器两者。另外的晶体管丽1、丽2、丽3、丽5、MP5和MP7被加入并且总是导通以提供在USB2.0CL模式以3.3V发送信号而进行操作时的EOS安全条件。
[0013]对于驱动器100，HS驱动器101的性能通过丽I和丽2 EOS保护选通栅极和以及开关MP2和MP3而降低。电流舵MPl电流源也面临净空问题，其强制晶体管丽1、丽2、MP2和MP3的尺寸显著增大，以减少IR压降。结果，使用驱动器100的USB2.0TX(传输器)尺寸较大且能耗高。
[0014]实施例描述了驱动器，其包括:耦合到第一电源(例如，3.3V)的第一上拉晶体管。在一个实施例中，第一上拉晶体管由第一前级驱动器控制。在一个实施例中，驱动器进一步包括耦合到第二电源(例如，IV)的第二上拉晶体管。在一个实施例中，第二上拉晶体管由第二前级驱动器控制。在一个实施例中，第一晶体管和第二晶体管串联耦合并且被偏置以为驱动器的器件提供EOS保护。在一个实施例中，第一晶体管和第二晶体管耦合到焊盘。在一个实施例中，第一晶体管和第二晶体管使第一上拉晶体管与第二上拉晶体管间隔开，其中第一下拉晶体管耦合到第二上拉晶体管。在一个实施例中，第二上拉晶体管用于HS模式，而第一上拉晶体管用于CL模式。
[0015]在一个实施例中，通过将第二上拉晶体管增加到CL驱动器(例如，102和/或103)中，高电压(即，传统)驱动器模式与低电压驱动器模式一起被使能。在一个实施例中，第二上拉晶体管替代HS驱动器101，从而减少面积和功率，使得新驱动器(例如，图2中的驱动器200)可使用高电源和低电源操作。在一个实施例中，所有η型晶体管具有耦合到地的体端子或衬底端子。在一个实施例中，除了具有耦合到偏置电源的体端子的第二上拉晶体管外，所有的P型晶体管都具有耦合到第一电源(例如，3.3V)的体端子或衬底端子。
[0016]在下文描述中，探讨了大量细节，以提供对本发明实施例的更透彻的解释。然而，对本领域技术人员来说，可以在没有这些具体细节的情况下实施本发明的实施例是显而易见的。在其它实例中，以方框图的形式而不是以细节的形式来示出公知的结构和设备，以避免使本发明的实施例难以理解。
[0017]注意，在实施例的对应附图中，用线来表示信号。一些线较粗，以表示更多构成的信号路径(constituent signal path)，和/或一些线的一个或多个末端具有箭头，以表示主要信息流向。这些表示不是想要进行限制。事实上，结合一个或多个示例性实施例使用这些线有助于更容易地理解电路或逻辑单元。任何所代表的信号(由设计需求或偏好所决定)实际上可以包括可以在任意一个方向传送的并且可以以任何适当类型的信号方案实现的一个或多个信号。
[0018]贯穿整个说明书，以及在权利要求书中，术语“连接”表示在没有任何中间设备的情况下所连接的物体之间的直接电气连接。术语“耦合”表示所连接的物体之间的直接电气连接或通过一个或多个无源或有源的中间设备的间接连接。术语“电路”表示被设置为彼此配合以提供所期望的功能的一个或多个无源和/或有源部件。术语“信号”表示至少一个电流信号、电压信号或数据/时钟信号。“一个”，“一种”及“所述”的含义包括复数的引用。“在......中”的含义包括“在......内”和“在......上”。
[0019]术语“缩放”通常指的是将设计(原理图及布局)从一种工艺技术转换为另一种工艺技术。术语“缩放”通常也指的是在同一个工艺节点内将布局和设备的尺寸缩小。术语“基本上”、“接近”、“近似”、“附近”、“大约”等通常指的是在目标值的+/-20%以内。
[0020]除非另外规定，否则使用序数形容词“第一”、“第二”及“第三”等来描述共同的对象，仅表示指代相同对象的不同实例，而并不是要暗示这样描述的对象必须采用给定的顺序，无论是时间地、空间地、排序地或任何其它方式。
[0021]出于实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极端子、源极端子、栅极端子以及体端子。晶体管也包括三栅级晶体管和鳍式场效应晶体管。源极端子和漏极端子可以是相同的端子并且在本文中互换地进行使用。本领域技术人员将意识到，可以在不脱离本发明范围的情况下使用其它晶体管，例如双极结型晶体管一一BJTPNP/NPN、BiCMOS、CMOS、eFET 等。术语 “MN” 表示 η 型晶体管(如 NMOS, NPN BJT 等)并且术语“ΜΡ”表示P型晶体管(如PMOS, PNPBJT等)。
[0022]图2显示了根据本公开内容的一个实施例的耐