基于fpga的帧缓冲控制实验装置的制造方法
【技术领域】
[0001]本实用新型属于自动化技术领域，具体涉及到基于FPGA的帧缓冲控制实验装置。
【背景技术】
[0002]目前，在实际的学习中，学生会做一些VGA显示的实验，但是，对显示的控制不是很清楚，尤其是一帧数据的存放及读取，故研宄帧缓冲的控制就显得尤为重要。然而普遍使用的帧缓冲控制实验装置存在下述不足:电路复杂，调试不方便；帧缓冲控制方式是由软件程序实现的；不具有多种通信接口、及网络连接和管理能力。
【发明内容】
[0003]本实用新型所要解决的技术问题在于克服现有帧缓冲控制实验装置的缺点，提供一种设计合理、电路简单、集成度高、具有多种通信接口的基于FPGA的帧缓冲控制实验装置。
[0004]解决上述技术问题所采用的技术方案是它具有:对整个装置进行控制的控制器；帧缓冲控制电路，该电路的输入端接控制器；通信电路，该电路与控制器相连。
[0005]本实施例的控制器由集成电路U4、晶体振荡器Y1、插座J4连接构成，集成电路U4的 D12 脚、Cll 脚、B13 脚、A14 脚、B14 脚、Ell 脚、ElO 脚、A12 脚、B12 脚、All 脚、Bll 脚接集成电路U2的I脚?4脚、11脚?14脚、5脚、9脚、8脚；集成电路U4的C3脚、B3脚接集成电路Ul的16脚、13脚；集成电路U4的B4脚、A2脚、D5脚、A3脚接集成电路U3的I脚?4脚；集成电路U4的R8脚接晶体振荡器Yl的4脚；集成电路U4的F4脚、H5脚、H14脚、Hl脚、J3脚、G12脚、H12脚、H13脚、J5脚、H3脚、J4脚、H4脚接插座J4的2脚?13脚；集成电路U4的E3脚、G3脚、K3脚、M3脚、P4脚、P7脚、Tl脚、PlO脚、P13脚、T16脚、K14脚、M14脚、E14脚、G14脚、A16脚、ClO脚、C13脚、Al脚、C4脚、C7脚接3V电源；集成电路U4 的 Kll 脚、K7 脚、J6 脚、Hll 脚、H6 脚、GlO 脚?G6 脚、Fll 脚、F7 脚、N4 脚、D13 脚、D4脚、N13脚接1.2V电源；集成电路U4的L5脚、F12脚、F5脚、L12脚接2.5V电源；集成电路U4的M12脚、E5脚、E12脚、M5脚、H7脚?HlO脚、J7脚、C12脚、D7脚、DlO脚、J8脚?JlO 脚、F6 脚、FlO 脚、H15 脚、H16 脚、E2 脚、R15 脚、R2 脚、P12 脚、P5 脚、NlO 脚、N7 脚、M13脚、M4脚、K13脚、K4脚、G13脚、G4脚、E13脚、E4脚、Jll脚、K8脚、B2脚、B15脚、C5脚接地；插座J4的I脚接地，晶体振荡器Yl的I脚接3V电源、3脚接地；集成电路Ul的型号为SP3223，集成电路U2的型号为AL422B，集成电路U3的型号为MAX485，集成电路U4的型号为 EP4CE15F17C8。
[0006]由于本实用新型采用FPGA芯片，使得电路简单外围元件减少，提高了学生的认识，扩展了学生的视野，便于学生对FPGA的控制过程的理解，以及远程通信和管理的充分认识。
【附图说明】
[0007]图1是本实用新型的电气原理方框图。
[0008]图2是图1中帧缓冲控制电路和通信电路的电子线路原理图。
[0009]图3是图1中控制器的电子线路原理图。
【具体实施方式】
[0010]下面结合附图和实施例对本实用新型进一步详细说明，但本实用新型不限于下述这些实施方式。
[0011]实施例1
[0012]在图1、2、3中本实施例的基于FPGA的帧缓冲控制实验装置由帧缓冲控制电路、通信电路、控制器连接构成，帧缓冲控制电路的输入端接控制器，通信电路与控制器相连。
[0013]本实施例的帧缓冲控制电路由集成电路U2、插座J1、电容C5连接构成，集成电路U2的型号为AL422B。集成电路U2的15脚?18脚、25脚?28脚、24脚、20脚?22脚接插座Jl的3脚?14脚，集成电路U2的19脚接电容C5的一端、10脚接5V电源、23脚和6脚接地、I脚?5脚和8脚以及9脚和11脚?14脚接控制器，电容C5的另一端接地，插座Jl的I脚和2脚接地。
[0014]本实施例的通信电路由集成电路U1、集成电路U3、电容Cl?电容C4、插座J2、插座J3、电阻Rl连接构成，集成电路Ul的型号为SP3223，集成电路U3的型号为MAX485。集成电路Ul的2脚接电容C2的一端、4脚接电容C2的另一端、5脚接电容C4的一端、6脚接电容C4的另一端、3脚接电容Cl的一端、7脚接电容C3的一端、18脚和I脚以及14脚接地、19脚和20脚接3V电源、17脚接插座J2的I脚、15脚接插座J2的3脚、13脚和16脚接控制器，电容Cl的另一端接电容C3的另一端，插座J2的2脚和4脚接地。集成电路U3的8脚接5V电源、7脚接电阻Rl的一端和插座J3的I脚、6脚接电阻Rl的另一端和插座J3的2脚、5脚接地、I脚?4脚接控制器。
[0015]本实施例的控制器由集成电路U4、晶体振荡器Y1、插座J4连接构成，集成电路U4的型号为EP4CE15F17C8。集成电路U4的D12脚、Cll脚、B13脚、A14脚、B14脚、Ell脚、ElO脚、A12脚、B12脚、All脚、Bll脚接集成电路U2的I脚?4脚、11脚?14脚、5脚、9脚、8脚；集成电路U4的C3脚、B3脚接集成电路Ul的16脚、13脚；集成电路U4的B4脚、A2脚、D5脚、A3脚接集成电路U3的I脚?4脚；集成电路U4的R8脚接晶体振荡器Yl的4脚；集成电路U4的F4脚、H5脚、H14脚、Hl脚、J3脚、G12脚、H12脚、H13脚、J5脚、H3脚、J4脚、H4脚接插座J4的2脚?13脚；集成电路U4的E3脚、G3脚、K3脚、M3脚、P4脚、P7脚、Tl 脚、PlO 脚、P13 脚、T16 脚、K14 脚、M14 脚、E14 脚、G14 脚、A16 脚、ClO 脚、C13 脚、Al脚、C4脚、C7脚接3V电源;集成电路U4的Kll脚、K7脚、J6脚、HlI脚、H6脚、GlO脚?G6脚、Fll脚、F7脚、N4脚、D13脚、D4脚、N13脚接1.2V电源；集成电路U4的L5脚、F12脚、F5脚、L12脚接2.5V电源；集成电路U4的M12脚、E5脚、E12脚、M5脚、H7脚?HlO脚、J7脚、C12 脚、D7 脚、DlO 脚、J8 脚?JlO 脚、F6 脚、FlO 脚、H15 脚、H16 脚、E2 脚、R15 脚、R2脚、P12 脚、P5 脚、NlO 脚、N7 脚、M13 脚、M4 脚、K13 脚、K4 脚、G13 脚、G4 脚、E13 脚、E4 脚、Jll脚、K8脚、B2脚、B15脚、C5脚接地；插座J4的I脚接地，晶体振荡器Yl的I脚接3V电源、3脚接地。
[0016]本实用新型的工作原理如下:
[0017]系统上电，电路开始正常工作。帧缓存的数据信号从插座J2的引脚3脚输出到集成电路Ul的引脚15脚，从集成电路Ul的引脚16脚输出到集成电路U4的引脚C3脚；从插座J3的引脚I脚、2脚输出到集成电路U3的引脚6脚、7脚，从集成电路U3的引脚I脚输出到集成电路U4的引脚B4脚，集成电路U4为FPGA芯片产生通信协议逻辑，同时接收从通信协议传输的数据信号，做进一步处理；集成电路U4产生帧缓冲的控制逻辑，控制信号从集成电路U4的引脚All脚、Bll脚、B12脚输出到集成电路U2的引脚5脚、9脚、8脚，数据信号从集成电路U4的引脚A12脚、E1脚、E11脚、B14脚、A14脚、B13脚、C11脚、D12脚输出到集成电路U2的引脚I脚?4脚、11脚?14脚；当外部设备需要读取帧缓冲的数据时，数据信号从集成电路U2的引脚15脚?18脚、25脚?28脚输出到插座Jl的引脚2脚?10脚；控制信号从插座Jl的引脚11脚?14脚输出到集成电路U2的引脚20脚?22脚、24脚。
【主权项】
1.一种基于FPGA的帧缓冲控制实验装置，其特征在于它具有: 对整个装置进行控制的控制器； 帧缓冲控制电路，该电路的输入端接控制器； 通信电路，该电路与控制器相连。
2.根据权利要求1所述的基于FPGA的帧缓冲控制实验装置，其特征在于所述的控制器为:集成电路U4的D12脚、Cll脚、B13脚、A14脚、B14脚、Ell脚、ElO脚、A12脚、B12脚、All脚、Bll脚接集成电路U2的I脚?4脚、11脚?14脚、5脚、9脚、8脚；集成电路U4的C3脚、B3脚接集成电路Ul的16脚、13脚；集成电路U4的B4脚、A2脚、D5脚、A3脚接集成电路U3的I脚?4脚；集成电路U4的R8脚接晶体振荡器Yl的4脚；集成电路U4的F4脚、H5脚、H14脚、Hl脚、J3脚、G12脚、H12脚、H13脚、J5脚、H3脚、J4脚、H4脚接插座J4的2脚?13脚；集成电路U4的E3脚、G3脚、K3脚、M3脚、P4脚、P7脚、Tl脚、PlO脚、P13脚、T16 脚、K14 脚、M14 脚、E14 脚、G14 脚、A16 脚、ClO 脚、C13 脚、Al 脚、C4 脚、C7 脚接 3V电源；集成电路U4的Kl I脚、K7脚、J6脚、Hl I脚、H6脚、GlO脚?G6脚、Fl I脚、F7脚、N4脚、D13脚、D4脚、N13脚接1.2V电源；集成电路U4的L5脚、F12脚、F5脚、L12脚接2.5V电源；集成电路U4的M12脚、E5脚、E12脚、M5脚、H7脚?HlO脚、J7脚、C12脚、D7脚、DlO脚、J8 脚?JlO 脚、F6 脚、FlO 脚、H15 脚、H16 脚、E2 脚、R15 脚、R2 脚、P12 脚、P5 脚、NlO脚、N7 脚、M13 脚、M4 脚、K13 脚、K4 脚、G13 脚、G4 脚、E13 脚、E4 脚、Jll 脚、K8 脚、B2 脚、B15脚、C5脚接地；插座J4的I脚接地，晶体振荡器Yl的I脚接3V电源、3脚接地；集成电路Ul的型号为SP3223，集成电路U2的型号为AL422B，集成电路U3的型号为MAX485，集成电路U4的型号为EP4CE15F17C8。
【专利摘要】一种基于FPGA的帧缓冲控制实验装置，对整个装置进行控制的控制器；帧缓冲控制电路，该电路的输入端接控制器；通信电路，该电路与控制器相连。由于本实用新型采用FPGA芯片，使得电路简单外围元件减少，提高了学生的认识，扩展了学生的视野，便于学生对FPGA的控制过程的理解，以及远程通信和管理的充分认识。
【IPC分类】G05B19-042, G09B23-18
【公开号】CN204515441
【申请号】CN201520231994
【发明人】李增生, 党学立, 王静
【申请人】榆林学院
【公开日】2015年7月29日
【申请日】2015年4月16日