显示驱动器,备有这种显示驱动器的显示装置及电子设备的制作方法

专利名称：显示驱动器,备有这种显示驱动器的显示装置及电子设备的制作方法
技术领域：
本发明涉及显示驱动动画的显示驱动器，备有这种显示驱动器的装置及电子设备。
背景技术：
随着近年来通信技术、安装技术等的发展，在便携式电子设备的显示部上不仅能显示数字或文字等字符，而且对于静止图像或动态图像的用户来说，也可以显示信息性很强的各种数据。
对于显示在这种电子设备上的数据，提出了各种数据形式的方案。以便携式电话机为例，提出了利用MPEG(Moving Picture Experts Group运动图形专家组)标准进行压缩接收或发送被编码的图像数据的技术方案。
例如，MPEG-4标准假定为用于通过因特网等进行的流量分配，便携式多媒体信息终端，多媒体播放等各种应用，且作为提高由以往MPEG-1，MPEG-2标准所进行的编码效率的同时还能实现计算机图形学(Computer Graphics；CG)的图像或音乐合成等的目标操作的多媒体编码方式而被标准化。
在这种MPEG-4中，灵活地对应于从QCIF(Quarter Common IntermediateFormat四分之一通用中间格式)直到高分辨率电视(High Definition TelevisionHDTV)的多种图像格式，包罗从不足64Kbps(bit pev second比特/秒)的低位速率直到大于1.5Mbps的高位速率，同时，应考虑还包括移动式应用的无线环境，从而强化纠错性能。
这种MPEG-4标准作为统一标准，使最适于各种应用的轮廓(Profile)标准化。面向移动应用的经标准化处理所得的简单·轮廓作为最紧凑的标准仅对轮廓中通用的视频编码和纠错能力进行了规定。
在MPEG-4标准中的视频编码与MPEG-1标准或MPEG-2标准一样，将运动补偿帧间预测编码方式(Motion Compensated Interframe Prediction CodingMC)与离散余弦变换(Discrete Cosine TransformDCT)相组合，通过霍夫曼(Huffman)编码进行高效率地编码处理。
MPEG-4标准中的纠错性能，例如将被编码的数据分成数据包，或者在每个数据包内再插入同步信号，通过采用可逆的可变长编码(Reversible VariableLength CodeRVLC)对预先设想的由于无线环境造成的数据失缺的编码数据列(bitstream位流)可进行反向解码处理，从而确保其数据的恢复功能。
利用MPEG-4标准被编码处理的视频或语音信号一般在被多路复用处理的状态被传输。这种多路复用处理在必须相互同步处理的视频信号和音频信号之间进行，对这些信号与其它CG数据及文本数据等进行多路复用处理。
因此，在解码侧从多路复用处理所得的位流中分离各种信号(视频信号或音频信号等)，通过分别提供给对应的再生装置(显示装置国语音输出装置)可以进行各种多媒体信息的输出。
在现有技术中，在解码侧从被多路复用处理的位流中，分离例如视频编码数据及音频编码数据。然后，把分离的各个编码数据分别提供给符合MPEG-4的标准的解码电路。MPEG-4标准的视频编码数据的解码电路将已解码的视频信号输出到显示部。MPEG-4标准的音频编码数据的解码电路将已解码的语音信号输出到扬声器。
备有这种MPEG-4标准的各种编码数据的解码电路的解码器IC被制成单个芯片，将在各个解码电路中被解码的数据提供给对应的再生装置，可以输出多媒体信息等。
但是，例如，在作为再生装置考虑到由液晶显示屏等构成的显示装置时，例如为了将以每秒为十五分之一秒压缩一帧的显示数据所得的压缩数据提供给解码电路，对于在包含液晶显示屏等显示部的显示区域上显示的动态图像存在会产生与前一帧的连接失调的问题。
这是由于为了显示驱动液晶显示屏等的显示部，尽管考虑到人的视觉特性从存储显示数据的帧缓存器上固定地以每六十分之一秒读出显示数据，但是相帧缓存器上与这种读出定时不同步地写入已被解码的显示数据造成的。即，这是由于形成了在存储在帧缓存器内的一帧的显示数据中混有前后帧的显示数据的状态造成的。因此，在考虑到人的视觉特性而以每六十分之一秒固定读出显示数据时，前后帧的连接会产生不协调的感觉。
进而，作为移动应用，例如，在便携式电话机内采用被单芯片处理的MPEG解码器IC的情况下，被解码处理的显示数据通过传输总线被连接到构成电话机的各个IC上。因此，在各IC上为了驱动在外部总线上传输的已解码的大量数据需要大的电流，因此耗电量很大。
特别是，在移动应用中，在采用通用的被单芯片化的IC作为通常MPEG-4标准的解码电路的情况下，一般都会超出技术要求，导致机器的大型化，成本高及耗电量增大。因此，由于很难提供适于具有用户需求的最佳结构的电子设备，故希望仅设置最适于构成多媒体信息的各个媒体的解码电路。
概述鉴于上述技术课题，本发明的目的是提供一种显示驱动器以及备有这种显示驱动器的显示装置和电子设备，所述显示驱动器即使在比由内置RAM读出显示数据的周期长的周期内产生下一帧显示数据的情况下，也可以用较低耗电量实现没有失调感觉的动画显示。
为了解决上述课题，本发明涉及一种显示驱动器，其能根据以给定读出周期从内置的RAM中读出的显示数据来显示驱动显示部，该显示驱动部设有先入先出存储器，其能依次存储压缩显示数据所得的、以比前述读出周期长的周期输入的压缩数据，并按照该存储顺序将其输出；对从前述先入先出存储器输出的压缩数据进行扩展处理的扩展处理器；至少存储一帧前述扩展处理器以前述读出周期输出的显示数据的RAM；根据存储在前述RAM中的显示数据，显示驱动前述显示部的显示驱动装置。
这里，显示数据不仅包括动画数据，也包括静止图像数据。
根据本发明，在从内置RAM中读出通过显示驱动装置显示驱动的显示数据的读出周期根据人的视觉特性被固定确定为每秒60帧时，将以比这一固定的读出周期长的周期输入的压缩数据暂时存储在先入先出存储器内。然后，在利用扩展处理器对存储在先入先出存储器内的压缩数据进行扩展处理时，以这种扩展器输出周期作为读出周期，写入至少存储一帧的显示数据的RAM。借此，由于可以与固定确定的读出周期同步将下一帧的显示数据写入作为帧缓存器的RAM，所以能够避免在RAM中混合存在前后帧的显示数据的状态下从RAM进行读出的情况，从而可大幅度提高动画显示的可视性。
此外，作为向RAM的写入周期虽可为读出周期，但也可以与读出周期相同。因此，扩展处理器的扩展处理周期可以是任意的周期，其结果是，产生写入RAM的显示数据的周期也可以等于所述读出周期。
另外，在本发明中，利用前述扩展处理器进行过扩展处理的显示数据向前述RAM的写入，可以比前述显示驱动装置从前述RAM中对显示数据的一个扫描线单位的读出先行至少一个扫描线来进行，同时所述写入的速度大于前述读出速度。
这里，所谓读出速度是指对应于显示部中显示区的一条扫描线的RAM的存储区的一个扫描线的显示数据的读出速度。
因此，根据本发明，在进行显示数据的写入时，使这种写入在读出之前进行，并且通过使每一扫描线的写入速度大于一条扫描线的读出速度，使向存储器的写入不会超越读出，从而可以保证从RAM中读出的显示数据总是新的帧的显示数据。由此，与前一帧的连接不存在失调感觉，特别是可以大幅度提高动画的可视性。
另外，根据本发明，在写入各帧的显示数据时，将该帧的显示数据向对应于所显示的扫描线的RAM的存储区域的写入，先于从该存储区域进行该显示数据的读出。
根据本发明在着眼于所显示的扫描线时，在各帧中，由于存储在进行读出的存储区的显示数据已进行了写入，所以可以保证所读出的显示数据在该帧中总是新的显示数据。这不仅限于按每一扫描线进行读出的场合，即使例如在利用四线同时选择的MLS(Multi Line Selection多线选择)驱动同时读出四条扫描线的显示数据的情况下也是一样的。因此，在显示部是液晶屏的情况下，即可以适用于TFT或有源阵列液晶显示屏的显示驱动，也可以适用于单纯阵列式液晶显示屏的显示驱动。
此外，根据本发明，前述扩展处理装置为根据给定的动作时钟进行动作的装置，所述显示驱动器包括在由前述扩展处理器扩展的显示数据对前述RAM输出至少一帧的情况下，停止前述动作时钟的装置。
根据本发明，由于仅在比从RAM中进行读出的周期长的周期内，提供作为扩展处理器的扩展处理对象的压缩数据，因此仅在不进行扩展处理的期间内使工作时钟停止，从而能够降低伴随在扩展处理结果是不必要的期间的动作所消耗的电流。
此外，在本发明中，前述扩展处理器根据表示从前述RAM读出一帧的显示数据开始的垂直同步信号开始对从前述先入先出存储器输出的压缩数据进行扩展处理。
这里，垂直同步信号是指示为了开始一帧的显示驱动，开始读出存储在RAM内的显示数据的信号。
根据本发明，由于基于该垂直同步信号可以容易地控制扩展处理器的输出定时，所以可以简单地实现对从RAM中读出的定时及向RAM中写入的定时的控制。
此外，本发明涉及一种显示驱动器，其能根据以给定读出周期从内置的RAM中读出的显示数据来显示驱动显示部，该显示驱动部设有扩展处理器，其用于对压缩显示数据所得的、以比前述读出周期长的周期输入的压缩数据进行扩展处理；先入先出存储器，用于依次存储通过前述扩展处理器扩展的显示数据、并按照该存储顺序以前述读出周期进行输出；存储至少一帧从前述先入先出存储器输出的显示数据的RAM；根据存储在前述RAM内的显示数据显示驱动前述显示部的显示驱动装置。
根据本发明，在用于从内置的RAM中读出通过显示驱动装置被显示驱动的显示数据的读出周期根据人的视觉特性、例如被定为每秒60帧时，通过扩展处理器使在长于该固定读出周期的周期内被输入的压缩数据扩展处理之后，暂时将其存储在先入先出存储器内。然后，以该先入先出存储器的输出周期作为读出周期，写入存储至少一帧的显示数据的RAM内。借此，由于可以和固定确定的读出周期同步将下一帧的显示数据写入作为帧缓存器的RAM中，因此，可以避免在RAM内混有前后帧的显示数据的状态下，从RAM中进行读出的情况产生，从而可大幅度提高动画显示的可视性。
此外，作为向RAM的写入周期可以作为读出周期，也可以使之与读出周期相同。因此，不管扩展处理器的扩展处理周期是什么样的周期，最终都可以使产生写入RAM的显示数据的周期等于该读出周期。
此外，本发明可以包括输入前述压缩数据的输入端子；输出信号的输出端子，用于根据存储在前述RAM内的显示数据输出显示驱动前述显示部。
本发明具有将上述显示驱动器集成在半导体装置上的结构。由此，通过将扩展处理器和RAM一起内置，已被解码的显示数据不必经过传输总线连接到构成设备的各个IC上，因此可大幅度降低伴随被解码的大量数据的驱动所产生的电流消耗。
此外，根据本发明，输入到前述输入端子的压缩数据是从多路复用处理一种或多种类型的压缩数据所得的多路复用数据中分离出的压缩数据，前述扩展处理器对从前述多路复用数据中分离的压缩数据进行扩展处理。
根据本发明，一般来说，由于即使在输入多路复用处理对应于各种媒体的编码数据所得的多路复用数据的情况下，也不会改变对应于设备内其它媒体的部分，例如只要在显示部内置有理想标准的扩展处理器就可以，所以，能够简化可进行多媒体信息处理的电子设备的结构。
此外，本发明的特征为按照所给定的压缩标准压缩处理所述压缩数据。
此外，前述给定的压缩标准可以是MPEG标准。
根据本发明，由于压缩数据的压缩处理方法可以实现安照标准进行的通用压缩处理或扩展处理，所以能以较低成本提供涉及本发明的电子设备。
此外，涉及本发明的显示装置可以包含上述各项中任何一条所述的显示驱动器，以及由前述显示驱动器显示驱动的显示部。
此外，根据本发明，前述显示部为具有通过多个第一电极和第二电极驱动的光电元件的显示屏，它可以包括驱动前述多个第一电极的上述任何一项所记载的显示驱动器，以及扫描驱动前述多个第二电极的扫描驱动驱动器。
根据本发明，可以降低耗电量，并提供可视性优良的显示装置。
此外，涉及本发明的电子设备可以包含上述任何一项所述的显示驱动器；分离装置，其能够从对一种或多种类型的压缩数据进行多路复用处理所得的多路复用数据中分离对应于前述显示器的压缩数据并把所述压缩数据提供给前述显示驱动器；以及由前述显示驱动器显示驱动的显示部。
根据本发明，一般说来，由于即使输入多路复用处理对应于各种媒体的编码数据所得的多路复用数据的情况下，也不会改变对应于设备内其它媒体的部分、例如，由于仅在显示部内置有适合标准的扩展处理器，所以可以提供具有最适于多媒体信息处理的结构的电子设备。
此外，本发明可以包含通过给定的通信网络发射和接收前述多路复用数据的装置。
由此，可以提供低成本、低耗电的便携式电话机及便携式信息终端设备。
此外，作为本发明，还包括以下内容。
即，本发明涉及一种显示控制方法，在该方法中，通过具有存储至少一帧的显示数据的存储器和产生规定显示定时的定时产生电路的显示控制器、根据用于显示含有三帧以上连续的同一图像的图像的显示数据对显示部进行显示驱动，在写入各帧的显示数据时，将所述帧的显示数据向对应于所显示的扫描线的存储器的存储区的写入，先于从该存储区读出所述显示数据进行。
这里，所谓含有三帧以上连续的同一图像的图像的显示数据意味着，例如在以每秒钟60帧(在帧频率为60Hz的状态)从存储器中读出显示数据的情况下，在1秒钟内将小于20帧至25帧左右的帧数写入存储器时的显示数据。即，由于必须以上述帧频率读出显示数据，所以使存储在存储器内的显示数据连续多帧以上后读出同一帧的图像。
此外，在涉及本发明的显示控制方法中，前述显示数据的写入能够至少比前述读出先行至少一个扫描线以上。
此外，在根据本发明的控制方法中，也可以在对作为控制对象的扫描线进行前述显示数据的写入之后，读出该扫描线的显示数据。
另外，在涉及本发明的显示控制方法中，在以给定的帧同步定时为基准，一帧的显示数据写入完毕后，直到下一帧的同步定时，可以停止前述显示数据的写入。
此外，本发明涉及一种显示控制方法，在该方法中，通过具有存储至少一帧的显示数据的存储器以及产生给定的显示定时的定时产生电路的显示控制器，根据用于显示含有三帧以上连续的同一图像的图像的显示数据对显示部进行显示驱动，在写入各帧的显示数据时，将该帧的显示数据向对应于所显示的扫描线的存储器的存储器的写入，先于从该存储区对该显示数据的读出进行。
在涉及本发明的显示控制方法中，前述显示数据的读出可以比显示数据的写入先行至少一个扫描线以上。
另外，在涉及本发明显示控制方法中，也可以在对控制对象的扫描线进行前述显示数据的读出之后，写入该扫描线的显示数据。
此外，在涉及本发明的显示控制方法中，可以与由前述控制器产生的显示定时同步输入在前述存储器中写入的显示数据。
此外，本发明涉及一种显示控制器，其根据用于显示包含三帧以上连续的同一图像的图像的显示数据、对显示部进行显示驱动，包含有产生给定的显示定时的定时产生电路；存储至少一帧的显示数据的存储器；第一控制电路；其为了显示驱动前述显示部、根据前述显示定时控制存储在前述存储器中的一个扫描线的显示数据的读出；以及第二控制电路，其用于以大于存储在存储器中的前述数据的读出速度的速度将与前述显示定时不同步输入的一个扫描线的显示数据写入前述存储器。
在涉及本发明的显示控制器中，前述第二控制电路可以先行于前述读出至少一个扫描线以上。
此外，涉及本发明的显示控制器，可以在对作为控制对象的扫描线进行前述显示数据的写入之后，读出所述扫描线的显示数据。
此外，涉及本发明的显示控制器，在结束以给定的帧同步定时为基准进行一帧的显示数据的写入后，直到下一个帧同步定时之前可以停止前述显示数据的写入。
此外，本发明涉及一个显示控制器，其能够根据用于对含有三帧以上连续的同一图像的图像进行显示的显示数据，对显示部进行显示驱动，该显示控制器包括产生给定的显示定时的定时产生电路；存储至少一帧的显示数据的存储器；第一控制电路，为了显示驱动前述显示部，其根据前述显示定时控制存储在前述存储器内的一个扫描线的显示数据的读出，以及第二控制电路，其比前述读出先行、以大于读出存储在前述存储器中的前述显示数据的速度将与前述显示定时非同步输入的一个扫描线的显示数据写入前述存储器中，其中，在写入各帧的显示数据的情况下，该帧显示数据向对应于所显示的扫描线的存储器的存储区的写入在从该存储区读出该显示数据之前进行。
另外，在涉及本发明的显示控制器中，前述第一控制电路可以至少先行于前述写入一个扫描线以上。
另外，在涉及本发明的显示控制器中，也可以在相对于作为控制对象的扫描线在进行前述显示数据的读出之后，写入该扫描线的显示数据。
另外，涉及本发明的显示控制器可包括输出前述显示定时的装置。
另外，涉及本发明的显示装置可包括具有通过多个第一电极和多个第二电极驱动的光电元件的显示屏，用于驱动前述多个第一电极的上述任何一项所述的显示控制器，以及扫描驱动前述多个第二电极的扫描驱动驱动器。
此外，涉及本发明的电子设备，可以包括前面所述的显示装置，以及向前述显示装置提供前述显示数据的电路。
附图的简要说明

图1表示了采用本实施形式中的显示驱动器的内置RAM的显示驱动器IC的结构概要的结构图。
图2表示了本实施形式中内置RAM的显示驱动器IC的动作定时的一个例子的定时图。
图3表示了在本实施形式中内置RAM的显示驱动器IC的显示数据RAM的写入及读出定时的一个例子的定时图。
图4表示了作为比较例采用MPEG-4标准的解码IC、显示驱动显示的电子设备的结构的概要的结构图。
图5是表示构成本实施形式中显示装置时的结构例的一个例子的结构图。
图6是表示本实施形式中内置RAM的显示驱动器IC的另一结构例的说明图。
图7A，图7B是表示在本实施形式和现有技术中多路复用数据的多路分离原理的概念图的说明图。
图8是表示采用本实施形式中内置RAM的显示驱动器IC的电子设备的第一结构例的框图。
图9是表示采用本实施形式中内置RAM的显示驱动器IC的电子设备的第二结构例的框图。
图10是表示采用本实施形式中内置RAM的显示驱动器IC的电子设备的第三结构例的框图。
图11是表示采用本实施形式中内置RAM的显示驱动器IC的电子设备的第四结构例的框图。
详细说明下面参照附图对本发明的优选实施形式进行详细说明。
1、本实施形式中的显示驱动器本实施形式中的显示驱动器，其特征在于其设有MPEG解码电路，其内置有作为帧缓存器的存储显示数据的显示数据RAM，并扩展以MPEG-4标准压缩显示数据所得的压缩数据；以及先进先出存储装置(First-InFirst-Out Memory下面简称为FIFO存储器)，其作为以比从显示数据RAM读出显示数据的周期长的周期被供应的压缩数据的缓冲缓存器，且使该显示驱动器单芯片化。
1.1结构图1表示了采用本实施形式的显示驱动器的内置RAM的显示驱动器IC结构的概要。
本实施形式中内置RAM的显示驱动器IC100包括存储了至少一帧显示数据的显示RAM102，以及MPEG解码电路106，其能够扩展(解码)通过输入端子104从IC外部输入的压缩数据，并且所述显示驱动器IC100被液晶显示器(LiquidCrystal Display下面简称为LCD)定时控制电路108控制。
显示数据RAM102的存储区与作为显示部设置在IC外部的液晶显示屏1 10的显示区相对应。因此，使显示区的扫描线以及与对应于该扫描线的显示数据RAM102存储区中的扫描线分别关联连接。
内置RAM的显示驱动器100内置有液晶驱动电路，按照通过LCD定时控制电路108读取且从以作为周期的例如每六十分之一秒产生的显示定时，将对应于从显示数据RAM102读出的显示数据的驱动电压通过作为用于显示驱动液晶显示屏110的输出端子的信号电极112施加在液晶显示屏110上。这里，对仅设置信号电极、作为信号驱动用的X驱动器IC进行了说明，但其结构也可以包括扫描用的Y驱动器IC的功能。
MPEG解码电路106从可以将通过MPEG-4标准压缩的编码数据在与例如六十分之一秒的周期相同的周期内作为一帧的显示数据解码输出。所述六十分之一秒的周期为从显示数据RAM中读出后进行显示驱动的周期。
这时，MPEG解码电路106，将前述帧的解码结果存储在缓存器114内，一面参照适当的所述前帧的解码结果一面依次进行对后续帧的显示数据的解码。
本实施形式中内置RAM的显示驱动器IC100设有用于缓冲压缩数据缓的FIFO存储器116，其中所述压缩数据是以作为从显示数据RAM102读出周期的六十分之一秒长的周期输入的。
FIFO存储器116从IC外部依次存储压缩显示数据所得的压缩数据作为位流。这种位流作为以例如每十五分之一秒压缩一帧分的显示数据所得的压缩数据的位数据被提供。因此，FIFO存储器116以例如每十五分之一秒对MPEG解码电路106提供压缩一帧的显示数据所得的压缩数据。
MPEG解码电路106利用从LCD定时控制电路108指示的定时，进行对从FIFO存储器116提供的压缩数据的解码，以大约每六十分之一秒解码输出一帧的显示数据。
由MPEG解码电路106扩展的显示数据通过RGB变换电路118从YUV形式被变换成RGB形式的显示数据，从显示数据RAM读出后以与作为进行显示驱动的周期的例如六十分之一秒周期相同的周期被写入对应于应显示的区域的显示数据RAM102的存储区域内。
即，从MPEG解码电路106的解码输出与从显示数据RAM102读出周期同步，作为新帧的显示数据被写入。
1.2动作定时图2表示本实施形式中内置RAM的显示驱动器IC的控制定时的一个例子。
此处，表示了以从显示数据RAM102读出显示驱动用显示数据的六十分之一秒为单位的控制定时。
在周期T1的十五分之一秒内，作为从外部依次向FIFO存储器116输入位流的结果，当完成压缩一帧的显示数据所得的压缩数据时，FIFO存储器116向MPEG解码电路106输出该压缩数据。
LCD定时控制电路108以六十分之一秒为单位周期性地产生作为显示用的垂直同步信号的显示用Vsync。与该显示与Vsync同步，从显示数据RAM102读出一帧的显示数据，利用图中未示出的液晶驱动电路显示驱动液晶显示屏110。
并且，LCD定时控制电路108根据该显示用Vsync向MPEG解码电路106提供十五分之一周期的起始脉冲。与该起始脉冲同步，从FIFO存储器116依次向MPEG解码电路106提供压缩数据。
进而，LCD定时控制电路108向MPEG解码电路106提供从该起始脉冲的前沿起直到下一个显示用Vsync的前沿为止、成为理论电平“H”的解码控制信号。
MPEG电路106将从LCD定时控制电路108提供的起始脉冲作为触发器开始对从FIFO存储器116供给的压缩数据进行解码。
此外，MPEG解码电路106与给定的动作时钟同步进行解码，该动作时钟由解码控制信号进行屏蔽(mask)控制。
即，当从LCD定时控制电路108提供的解码控制信号的理论电平为“H”时，在MPEG解码电路106中，不屏蔽(mask)动作时钟，进行压缩数据的扩展处理。另一方面，在MPEG解码电路106中，当解码扩展信号的理论电平为“L”时，动作时钟被屏蔽(mask)，通过使所供给的动作时钟处于停止状态，MPEG解码电路106停止扩展处理动作。
因此，由于作为扩展处理对象的压缩数据以每十五分之一秒被提供一次，因此在剩下的时间内MPEG解码电路106的解码处理动作是浪费的，所以在大约六十分之一秒的扩展处理后剩下的时间，使动作停止，以便减少电力消耗。
MPEG解码电路106在以起始脉冲为触发器开始解码的同时，将解码结果依次用RGB变换电路118变换后写入到显示RAM102内。
将该解码的显示数据向显示数据RAM102的写入用的写入时钟，由LCD定时控制电路108产生。LCD定时控制电路108为了控制MPEG解码电路106的解码的开始，以产生与预先确定的解码输出定时对应的写入时钟。
由LCD定时控制电路108产生的写入时钟，相对于以每六十分之一秒固定产生的从显示数据RAM102中读出显示数据的时钟稍稍先行开始，并且以显示数据的写入早于其读出完成的方式产生。
图3表示本实施形式中内置RAM显示驱动器IC100的显示数据RAM102的写入及读出定时的一个例子。
LCD定时控制电路108根据在内部产生的振荡电路的振荡输出，将以一帧为单位所产生的显示用Vsync的边界为基准，开始写入时钟的输出。借助这种写入时钟，将一帧显示数据依次地按每一扫描线写入对应于显示数据RAM102的显示区域的存储区域内。
另一方面，以显示用Vsync的边界为基准，开始扫描用闩锁脉冲LP的输出，相对于作为帧同步信号的显示用Vsync与仅延迟一个扫描线的第二个闩锁脉冲LP同步，从与显示数据RAM102的显示区域对应的存储区域依次地进行读出。即，在先行以一根扫描线进行写入之后，进行读出。
写入时钟若例如与显示数据RAM102的显示区域对应的存储区域的尺寸为N个扫描线，则当N个扫描线写入完毕时，将其固定在理论电平“H”，使写入时钟动作停止。
在此之后，在向显示数据RAM102进行显示数据的写入时，以每一帧进行的写入定时和读出定时具有相同的关系进行向显示数据RAM102的存取。
其结果是，依次读出先行写入结束的扫描线的显示数据。
例如，如图2所示，提供以在周期T1的F11～F14输入的位流压缩一帧的显示数据所得的第一压缩数据，由MPEG解码电路106将F21的起始脉冲作为触发器开始解码，变换成作为RGB变换后的非压缩数据的第一显示数据。
LCD定时控制电路108与F21的起始脉冲同步，产生图3所示的写入时钟，依次把第一显示数据写入显示数据RAM102内。
LCD定时控制电路108根据在内部产生的振荡电路的振荡输出，例如以每六十分之一秒一帧为单位产生的显示用Vsync的边界为基准，读出存储在显示数据RAM102内的显示数据，显示驱动液晶显示屏110。
其结果是，在周期T2的F21～F24中，根据第一显示数据，四帧连续显示驱动液晶显示屏110。
同样，本实施形式中的内置RAM显示驱动器IC100，如图2所示，根据提供在周期T2的F21～F24输入的位压缩一帧的第二显示数据所得的第二压缩数据在周期T3的F31～F34，按照第二显示数据，四帧连续显示驱动液晶显示屏110。
这样，本实施形式中的内置RAM的显示驱动器IC100提供比内置的显示数据RAM102的读出周期长的周期被提供的压缩数据，通过内置的MPEG解码电路106，在大致与显示数据RAM102的读出周期同等的周期内产生扩展的显示数据。
由此，由于可以使显示数据RAM102的读出定时和写入定时同步，所以通过控制这两个定时，可以大幅度地减少在显示数据RAM102中使新旧帧混合存在状态的发生。
此外，由于在来自显示数据RAM102的显示数据的读出之前之前进行且以早结束的方式将该显示数据写入显示数据RAM102，所以能够产生在显示数据RAM102中完全没有新旧帧的显示数据混合存在的状态。结果，即使在考虑到人的视觉特性以固定每六十分之一秒从显示数据RAM102读出显示数据，也不存在前后帧的连接而产生失调感觉的问题，所以可以进行优化可视性的动画显示。
1.3比较例此处，下面参照所示比较例说明图1所示的本实施例的内置RAM的显示驱动器IC100。
图4显示了应用MPEG-4标准的解码IC显示驱动显示部的电子设备结构的概要。
电子设备150设有MPEG解码器IC(广义地说，半导体装置)152，RGB变换电路154，内置RAM的显示驱动器电路156，液晶显示屏158。
此处表示的是，通过内置于电子设备150内的图中未示出的多路分离电路从多路复用处理MPEG4标准的各种编码数据所得的多路复化数据中分离出作为显示用视频编码数据的MPEG压缩数据，提供给MPEG解码器IC152的情况。
MPEG解码器IC152为配备有MPEG-4标准的视频编码数据及音频编码数据等各编码数据的解码电路的单芯片IC。
MPEG解码器IC152根据MPEG4标准将分离出来的MPEG压缩数据解码。这时，在设于MPEG解码器IC152内部或外部的缓存器160内存储前一帧的解码结果，一面参照适当的所述之前帧的解码结果，一面依次进行后续帧的显示数据的解码。
RGB变换电路154将作为由MPEG解码器IC152解码的非压缩数据的YUV形式的显示数据变换成RGB形式的显示数据，提供给RAM的显示驱动器IC156。
内置RAM的显示驱动器IC156包括具有对应于液晶显示屏158的显示区域的存储区域的显示数据RAM162。内置RAM的显示驱动器IC156利用由内置的图中未示出的LCD定时控制电路产生的例如六十分之一秒周期的读出定时，从显示数据RAM162中读出一帧的显示数据，显示驱动液晶显示屏158。
内置RAM的显示驱动器IC156从内置的RAM读出显示数据的周期应为考虑到人视觉特性的数值。由此，例如以通信速度关系无法进行充分的数据传送，为进行MPEG-4标准的压缩数据的扩展处理，在该读出周期(大约六十分之一秒的周期)内，在不能向对应于液晶显示屏158的应显示的区域的显示数据RAM162内写入显示数据的情况下，在整个多帧的范围内连续读出同一图像。
在如图4所示的这种结构中，已被解码的显示数据通过IC外部的总线连接到各IC上。由此，在各个IC上，由于驱动传输到外部总线上已被解码的大量数据，由此会消耗电流，增大耗电量。
特别是，在移动应用中，作为通常MPEG-4标准的解码电路，在采用通用的单芯片IC的情况下，一般会超出技术指标的要求，使设备大型化，导致成本提高及耗电量增大，难以提供适合用户需求的最佳结构的电子设备，所以希望只配备最适于构成多媒体信息的各媒体信息的解码电路。
与此相反，图1所示的本实施形式中的内置RAM的显示驱动器IC100由于内置MPEG解码电路，由此在连接各IC的总线上只传输解码前的压缩数据，例如由于与解码前的数据相比仅用四分之一至几十分之一的数据量就可以，由此可以大幅度减少伴随已被解码的大量数据的驱动所消耗的电流。
而且，一般说来，在多路复用处理对应于各种媒体的编码数据所得的电流复用数据的情况下，由于不改变设备内对应于其它媒体的部分，例如只要内置适于液晶显示屏110的标准的解码电路即可，从而可以提供具有最佳结构的电子设备。
1.4对显示装置中的应用图5表示了采用本实施形式中的内置RAM显示驱动器IC100作为X驱动器IC构成显示装置时的结构例的一个例子。
该显示装置200将由MPU(微处理器单元)210产生的静止图像或对应于MPEG压缩数据的图像显示在液晶显示屏110上。
MPU210将多路复用处理例如通过移动通信网等通信网络接收的MPEG-4标准的各种媒体的编码数据所得的多路复用数据制成视频编码数据后，作为MPEG压缩数据提供给显示装置200。
此外，MPU210产生文本数据等静止图像数据，提供给显示装置200。
显示装置200设有液晶显示屏110；显示驱动器IC220。其具有所述液晶显示屏110的信号驱动用的与图1所示的内置RAM显示驱动器IC100具有同等结构的内置RAM；以及扫描驱动用Y驱动器IC230。
液晶显示屏110为例如具有光电元件的阵列显示屏，也可以采用通过外加电压使其光学性质变化的除液晶以外的光电元件。作为液晶显示屏110，例如可以由单纯的阵列显示屏构成，在这种情况下，在形成多个分段电极(第一电极)的第一基板与形成公用电极(第二电极)的第二基板之间填充液晶。液晶显示屏110也可以是采用薄膜晶体管(TFT)、薄膜二极管(TFD)等三端子元件、两端子元件的有源阵列显示屏。这些有源显示屏也具有由内置RAM的显示驱动器IC220驱动的多个信号电极(第一电极)以及利用扫描驱动用的Y驱动器IC230扫描驱动的多个扫描电极(第二电极)。
在液晶显示屏110上可以同时显示静止图像和动画。在这种情况下，由利用MPU210提供的动画数据的图像尺寸所确定的动画显示区域以及除此之外的静止图像显示区域(文本数据显示区域)的各区域通过从MPU2110发出的显示指令对液晶显示屏110进行设定。
内置RAM的显示驱动器IC220设有扫描驱动用Y驱动器IC230用的控制电路，在对Y驱动器IC230指示扫描定时的同时，可以由MPU210直接将静止图像数据写入对应于由显示指令所指示的静止图像显示区域的显示数据RAM102的存储区域内。
1.5显示驱动器的其它结构例即使在考虑到人的视觉特性、以每六十分之一秒固定从上述显示数据RAM102读出显示数据的情况下，在前后帧的连接时不会产生具有失调感觉的内置RAM显示驱动器IC的结构不应局限于图1所示的结构。
图6表示本实施形式中内置RAM的显示驱动器IC的另一种结构例。
但是，对于与图1所示的内置RAM的显示驱动器IC100相同的部分赋予相同的标号并省略对它们的适当说明。
这种内置RAM的显示驱动器IC300设有显示数据RAM102，以及MPEG解码电路302并由LCD定时控制电路304被控制。
该内置RAM驱动器IC300内置有液晶驱动电路，作为由LCD定时控制电路304读出的周期，按照例如每六十分之一秒产生的显示定时，将对应于从显示数据RAM102读出的显示数据的驱动电压通过作为用于显示驱动液晶显示屏110的输出端子的信号电极112施加在液晶显示屏110上。这里，虽对仅设置信号电极、作为信号驱动用的X驱动器IC进行了说明，但也可以包括含有扫描用的Y驱动器IC的功能的结构。
MPEG解码电路302将利用MPEG-4标准压缩的视频编码数据作为一帧的显示数据进行解码输出。
这时，MPEG解码电路302将前一帧的解码结果存储在缓存器114中，一面适当地参照所述前一帧的解码结果，一面依次对后续帧的显示数据进行解码。
由于EG解码电路302以每十五分之一秒提供多路复用数据，所述多路复用数据一般是通过MPEG-4标准对各媒体的压缩数据进行过多路复用处理产生的。所以，应以大致十五分之一秒为单位进行解码输出。
FIFO存储器116依次存储通过RGB变换电路变换该解码输出所得的RGB形式的显示数据，借助从LCD定时控制电路304发出的指示，以每六十分之一秒输出存储的显示数据并将其写入显示数据RAM102内。
在这种情况下，也和图3所示的一样，显示数据的写入至少比读出先行一个扫描线，一个扫描行的写入速度比一个扫描行的读出速度快。
具有这种结构的内置RAM的显示驱动器IC300对于图5所示的显示装置也能够同样适用。
2.本实施形式中电子设备的结构例图7A表示了本实施形式中多路复用数据的多路分离原理的概念图，图7B表示了现有技术中多路复用数据的多路分离原理的概念图。
在本实施例中，如图7A所示，例如多路复用处理以规定压缩标准压缩的语音压缩数据，音频压缩数据及频压缩数据所得的多路复用数据400通过多路分离电路402被分离成语音压缩数据，音频压缩数据，视频压缩数据。
例如，在语音输出接口部404处按照规定的压缩标准对被分离出的语音压缩数据进行语音解码处理，通过IF电路输出到扬声器406。此外，在图像输出接口部408，例如根据MPEG-4标准对被分离出的多路复用数据进行视频解码处理，并通过IF电路输出到显示部410。
另一方面，在图像输入接口部414处通过IF电路用编码器、例如按照MPEG-4标准对由摄像机412输入的视频信号进行视频编码，并提供给多路分离电路402。
多路分离电路402对从该图像输入接口部414输入的视频压缩数据进行多路复用处理，产生多路复用数据400。
与此相反，在现有技术中，如图7B所示，例如将对以给定压缩标准压缩的语音压缩数据，音频压缩数据及液晶视频压缩数据进行多路复用处理所得的多路复用数据400输入到含有多路分离电路及各压缩数据的解码器和编码器的压缩扩展电路420内。
压缩扩展电路420的多路分离电路从多路复用数据400中分离语音压缩数据、音频压缩数据、视频压缩数据。
例如，通过压缩扩展电路420的解码器按照规定压缩标准对被分离的语音压缩数据进行语音解码处理，传输至IF电路422，输出到扬声器406上。此外，通过压缩扩展电路420的解码器、例如按照MPEG-4标准对分离出的视频压缩数据进行解码处理，传输至IF电路424，并输出到显示部410上。
另一方面，由摄像机412输入的视频信号通过IF电路426被传送到压缩扩展电路420，通过压缩扩展电路420的解码器，例如按照MPEG-4标准进行视频编码。
这种被视频编码处理所得的视频压缩数据通过压缩扩展电路420的多路分离电路被多路复用处理，产生多路复用数据400。
这样，与现有技术中如图7B所示的设置内置有通用或者超技术指标要求的解码器或编码器的压缩扩展电路、而且将非压缩数据传送到各个IF电路的情况相比，由于在本实施形式中，可对图7A所示的各接口部传送数据量少的压缩数据，因此可以降低伴随驱动总线产生的电流消耗。
此外，由于可以在各接口部设置标准符合扬声器406、摄像机412、显示部410等输入输出装置的解码器或编码器，从而可使装置的结构达到最佳。
下面对这种电子设备的结构进行具体说明。
2.1第一结构例图8表示了应用本实施形式中内置RAM的显示驱动器IC的电子设备的第一结构例。
电子设备500包括显示装置502，语音处理IC504，CMOS-CCD接口电路506，多路分离电路508以及控制电路510。
显示装置502包括具有光电元件的阵列显示屏，例如彩色液晶显示屏(广义地说，显示部)110，以及图1或图6所示的内置RAM的显示驱动器IC512。
在液晶显示屏110中，如图5中所说明的那样，可以同时显示静止图像和动画。在这种情况下，在液晶显示屏110的显示区域中设定由动画数据的图像尺寸决定的动画显示区域，以及除此之外的静止图像显示区域(文本数据显示区)的各个区域，从包含在内置RAM的显示驱动器IC512中的显示数据RAM以例如每六十分之一秒读出一帧显示数据显示动画及静止图像。
内置RAM的驱动器IC512包含存储至少一帧的显示数据的显示数据RAM，把从多路分离电路508提供的视频压缩数据通过MPEG标准的视频解码扩展并作为动画数据或静止图像数据存储在该显示数据RAM内。此外，内置RAM的显示驱动器IC512借助控制电路510进行作为显示数据的文本数据的供应或动画显示区域和借助图像显示区域的设定。
语音处理IC504设有音频接口电路514及语音接口电路516。
更具体地说，音频接口电路514对从多路分离电路508提供的MPEG-4标准的音频或MP3(MPEG audio layer 3MPEG音频层3)的音频压缩数据进行解码处理，产生非压缩数据，利用D/A变换将其变换为模拟信号后，例如向通过输出端子518，520连接的耳机522或扬声器524输出音频信号。
此外，语音接口电路516对由GSM-AMR(Global System for Mobilecommunication-Adaptive Multi-Rate Coding用于移动通信-自适应多速编码的全球系统)以及TwinVQ(Transform domain Weighted Interleave Vector Quantization变换域加权交叉向量量化)产生的语音压缩数据进行解码处理，产生非压缩数据，借助D/A变换将其变换为模拟信号，例如通过输出端子把语音信号输出到扬声器524上。进而，语音接口电路516例如通过A/D变换将通过输入端子526输入的、来自麦克风528的语音信号变换成数字信号后，对由GSM-ARM及TwinVQ产生的语音压缩数据进行编码处理后，产生编码数据，输出到多路分离电路508内。
这种语音处理IC504连接可自由装卸到电子设备500上的存储卡530，可以存储利用GSM-AMR或TwinV产生的语音压缩数据。对于这种存储卡530可以采用各种规格的存储卡。
MPEG-4编码CMOS-CCD(Charge Coupled Device电荷耦合器件)接口电路506例如把通过输入端子输入的、来自CMOS-CCD摄像机534的图像信号进行MPEG-4标准的视频编码处理，产生压缩信号，输出到多路分离电路508。
多路分离电路508从多路复用处理对应于各媒体的压缩数据所得的多路复用压缩数据中分离出将显示装置502的显示数据压缩所得的视频压缩数据，提供给语音处理IC504的音频压缩数据或者语音压缩数据。此外，多路分离电路508对由MPEG-4编码CMOS-CCD接口电路506被压缩的视频压缩数据，由语音处理IC电路504被压缩的音频压缩数据或语音压缩数据进行多路复用处理，产生多路复用压缩数据。
电子设备500作为和便携式电话机的通信功能同等的功能，例如可以通过称为移动通信网的无线通信网络发射和接收对这种多路分离器508输入输出的多路复用压缩数据。
因此，电子设备500包含输入利用键操作进行的操作信息的操作输入部540、用于通过作为近距离无线电技术的蓝牙(Bluetooth)等进行无线操作的无线操作部542，并由控制电路510对各部进行控制。
在控制电路510中包含有图中未示出的CPU存储器，根据存储在存储器中的控制程序可以经过无线通信网络进行一系列的发射接收处理。电子设备500中的数据发射接收等必要的操作信息通过操作输入部540输入。
在该电子设备500上设置调制解调电路546，其用于解调通过天线544接收的信号或调制通过天线544发射的信号。同时，从天线544可以发射接收到例如以MPEG-4标准被编码的动画数据。
从天线544输入的信号通过调制解调电路546被解调，由编码电路548解码。其结果是，例如产生提供给多路分离电路508的多路复用压缩数据，或者通过控制电路510接收处理的接收数据。
在通过调制解调电路546、天线544发射的数据利用编码电路548对从控制电路510发射的数据或者从多路分离电路508发出的多路复用压缩数据进行编码处理。
如上述控制电路510根据控制程序，按照通过操作输入部540或无线操作部542输入的指示内容控制调制解调电路546、编码电路548，进行数据的发射和接收。例如，控制电路510根据例如从编码电路548接收的数据进行对显示装置502的文本数据的输出或显示区域的设定，对编码电路548输出根据从操作输入部540等发出的指示内容所产生的发射数据向并从天线544进行发射。
在这样构成的电子设备500中，当通过编码电路548对由无线通信网络用天线544接收的信号进行编码处理所得的接收数据是上述多路复用压缩数据时，多路分离电路508作为位流数据分离成对应于各媒体的压缩数据，提供给对应的输出接口IC。
例如，作为输入接口IC的内置RAM的显示驱动器IC512，把利用多路分离电路508例如以每十五分之一秒分离的视频压缩数据用图1或图6所示的FIFO存储器解码，并且以更高的速度使写入先于读出进行并写入显示数据RAM内，以此来避免以每六十分之一秒从内置的显示数据RAM中读出的新旧帧显示数据混杂在显示数据RAM内。
另一方面，通过多路分离电路508多路复用处理利用输入接口IC编码的压缩数据，例如借助来自操作输入部540的指示，通过编码电路548被处理编码，并通过天线544被输出到无线通信网络。
因此，在通过无线网络接收到的信号为多路复用压缩数据的情况下，例如在进行由MPEG-4标准压缩的状态下被分离，原样传输到显示部或各输入输出装置的接口用IC。即，由于在传输的数据量较少的状态下连接了设备内的各个IC，从而可以大幅度减少通过驱动总线所消耗的电流。
特别是，由于在各接口用IC设有通过MPEG-4标准形成的解码电路及编码电路，所以减少了传输对应于各媒体的非压缩数据的总线，可有效地降低耗电量。
此外，在各接口用IC设有解码电路或编码电路的结构可以采用对应于被连接的输入输出装置的MPEG-4标准的轮廓的解码电路或编码电路，从而能够容易地实现设备的小型化以及使其结构达到最佳。
2.2第二个结构例图9表示了采用本实施形式的内置RAM的显示数据驱动器IC的电子设备的第二个结构例。
但是，对和图8所示的第一结构例的电子设备相同的部分赋予相同的标号，并省略对它们的适当说明。
第二结构例中的电子设备600设有显示装置502，语音处理IC504，多路分离电路602以及控制电路510。
电子设备600与第一结构例中电子设备500的不同之处为，不设置CMOS-CCD摄像机接口电路506及与之对应的输入端子532。
因此，第二结构例中的多路分离电路602从多路复用处理对应于各种媒体的压缩数据所得的多路复用压缩数据中，将压缩显示装置502的显示数据所得的视频压缩数据和由语音处理IC504输出的音频压缩数据或语音压缩数据分离。此外，多路分离电路602将由语音处理IC504压缩的音频数据或语音压缩数据多路复用处理，产生多路复用压缩数据。
在这种结构的电子设备600中，通过无线通信网络接收到的信号为多路复用压缩数据的位流时，例如在用MPEG-4标准进行压缩的状态下被分离，由于将其原封不动地传输到显示部或各输入输出装置的接口用IC，因此可大幅度降低通过驱动总线所消耗的电流。
特别是，由于在各接口用IC上设有利用MPEG-4标准进行的解码电路和编码电路，所以能够减少传送对应于各媒体的非压缩数据的总线，有效地降低电力消耗。
此外，在各接口用IC上包含解码电路或编码电路的结构，可以采用对应于根据连接的输入输出装置的MPEG-4标准的轮廓的解码电路或编码电路，可很容易地使设备小型化和结构的最佳化。
2.3第三个结构例图10表示了采用本实施显示的内置RAM的显示驱动器IC的电子设备的第三个结构例。
但是，对和图8所示第一结构例中的电子设备相同的部分赋予相同的标号，并省略对它们的适当说明。
该电子设备700包括显示装置502，语音处理IC702，CMOS-CCD接口电路506，多路分离电路704及控制电路510。
电子设备700与第一结构例中的电子设备500不同之处在于语音处理IC702不包括音频接口电路514，也不设置与之对应的输出端子518。
因此，语音处理IC702通过语音接口电路516进行由GSM-AMR或TwinVQ产生的语音压缩数据的解码，产生非压缩数据，利用D/A变换将其变换为模拟信号，例如通过输出端子520把语音信号输出到扬声器524上的同时，例如利用A/D变换把通过输入端子526输入的、来自麦克风528的语音信号变换成数字信号，通过GSM-ARM或TwinVQ编码为语音压缩数据，产生压缩数据，输出到多路分离电路704上。
该语音处理IC也可以连接可自由装卸地装在电子设备700上的存储卡530上，存储由GSM-AMR或TwinVQ产生的语音压缩数据。
多路分离电路704从多路复用处理对应于各媒体的压缩数据所得的多路复用压缩数据，分离压缩显示装置502的显示数据所得的视频压缩数据和通过语音处理IC702被解码的音频压缩数据或语音压缩数据。另外，多路分离电路704对由MPEG-4编码CMOS-CCD接口电路506压缩所得的视频数据、由语音处理IC702压缩所得的音频压缩数据或语音压缩数据进行多路复用处理，产生多路复用压缩数据。
在这种结构的电子设备700中，在通过无线通信网络接收的信号是作为多路复用压缩数据的位流的情况下，例如，在以MPEG-4标准进行压缩的状态下被分离，原封不动地传输到显示部或各输入输出装置的接口用IC，所以可以大幅度地减少因驱动总线而消耗的电流。
特别是，由于其结构为在各接口用IC上包括有通过MPEG-4标准产生的解码电路和编码电路，因此可减少传输对应于各媒体的非压缩数据的总线，从而可有效地降低耗电量。
此外，在各接口用IC中设有解码电路或编码电路的结构可以采用对应于根据所连接的输入输出装置的MPEG-4标准的轮廓的解码电路或编码电路，从而可以很容易地使设备小型化并使其结构达到最佳。
2.4第四个结构例图11表示了采用本实施形式的内置RAM显示驱动器IC的电子设备的第四个结构例。
但是，对和图8所示第一个结构例中电子设备相同的部分赋予相同的标号，故省略了对它们的适当说明。
电子设备800包括有显示装置502，语音处理IC702，多路分离电路802，以及控制电路510。
电子设备800与第一结构例中的电子设备500的不同之处在于，第一，不设置CMOS-CDD摄像机接口电路506和与之相对应输入端子532，第二，语音处理IC702不包含音频接口电路514，不设置与之对应的输出端子518。
因此，多路分离电路802从多路复用处理对应于各种媒体的压缩数据所得的多路复用压缩数据中分离压缩显示装置502中显示数据所得的视频数据，与通过语音处理IC702解码的音频压缩数据或语音压缩数据。此外，多路分离电路802对由语音处理IC702压缩的语音压缩数据进行多路复用处理，产生多路复用压缩数据。
在这种结构的电子设备800中，在通过无线通信网络接收到的信号是多路复用压缩数据时，例如在利用MPEG-4标准进行压缩的状态下被分离，原封不动地传输到显示部或各输入输出装置的接口用IC上。即，由于可以在传输数据量少的状态下连接设备内的各IC，所以可以大幅度减少由于驱动总线所消耗的电流。
特别是，由于在各接口用IC上包含MPEG-4标准的解码电路及编码电路，所以减少传输对应于各媒体的非压缩数据的总线，从而有效地降低电力消耗。
此外，在各接口用IC上包含解码电路或编码电路的结构，可应用对应于符合所连接的输入输出装置的MPEG-4标准的轮廓的解码电路或编码电路，从而可很容易地使设备小型化，并使结构达到最佳。
本发明并不局限于本实施形式，在涉及本发明要点的范围内可以进行各种变形。
此外，在本实施形式中，对于在同一IC中包括直到显示数据RAM的部分以及对液晶显示屏进行显示驱动的液晶驱动电路的结构进行了说明，但并不局限于此。例如，也可以将直至显示数据RAM的部分和液晶驱动电路制成两个芯片。在这种情况下，通过把必需较高耐压性的液晶驱动电路分离，可使直至显示数据RAM的部分的结构简化，降低成本和电力消耗。
另外，本实施形式也不局限于FIFO存储器结构。
进而，在本实施形式中，虽说明了以显示区域的每一扫描线，从对应的显示数据RAM的存储区域读出一个扫描线的显示数据的情况，但并不局限于此。例如，也适用于如MLS驱动法这样的同时读出对应多个扫描线的显示数据的情况。在这种情况下，在写入各帧的显示数据时，该帧显示数据向对应于显示的扫描线的RAM的存储区域内的写入可以在从该存储区域将该显示数据的读出之先进行。即，在考虑到被显示的扫描线时，在多帧中，由于已经进行了写入，所以被记录在进行读出的存储区域中的显示数据可以保证被读出的显示数据在该帧中总是为新的显示数据。这意味着只要满足这一条件，在显示部为液晶显示屏的场合，它即可以作为TFT或有源阵列的液晶显示屏的显示驱动，也可以用于单纯的阵列式液晶显示屏的显示驱动。
权利要求
1.显示驱动器，其能根据以给定读出周期从内置的RAM中读出的显示数据来显示驱动显示部，其特征为，它设有先入先出存储器，其能依次存储压缩显示数据所得的、以比前述读出周期长的周期输入的压缩数据，并按照该存储顺序将其输出，对从前述先入先出存储器输出的压缩数据进行扩展处理的扩展处理器，至少存储一帧的通过前述扩展处理器以前述读出周期输出的显示数据的RAM，根据存储在前述RAM中的显示数据，显示驱动前述显示部的显示驱动装置。
2.如权利要求1所述的显示驱动器，其特征为，将由前述扩展处理器扩展处理所得的数据向前述RAM中的写入，至少比用前述显示驱动装置从前述RAM中进行显示数据的一个扫描线单位的读出先行一个扫描线，并且以大于前述读出的速度进行。
3.如权利要求1所述的显示驱动器，其特征为，在写入各帧的显示数据时，将该帧的显示数据向对应于所显示的扫描线的RAM的存储区域的写入，先于从该存储区域进行该显示数据的读出。
4.如权利要求1所述的显示驱动器，其特征为，前述扩展处理装置为根据给定的动作时钟进行动作的装置，所述显示驱动器包括在利用前述扩展处理器被扩展的显示数据对前述RAM输出至少一帧的情况下，停止前述动作时钟的装置。
5.如权利要求1所述的显示驱动器，其特征为，前述扩展处理器根据表示从前述RAM读出一帧的显示数据开始的垂直同步信号开始对从前述先入先出存储器输出的压缩数据进行扩展处理。
6.显示驱动器，其能根据以给定读出周期从内置的RAM中读出的显示数据来显示驱动显示部，其特征为，它设有扩展处理器，其用于对压缩显示数据所得的、以在比前述读出周期长的周期输入的压缩数据进行扩展处理，先入先出存储器，用于依次存储通过前述扩展处理器扩展的显示数据、并按照该存储顺序以前述读出周期进行输出，存储至少一帧从前述先入先出存储器输出的显示数据的RAM，根据存储在前述RAM内的显示数据显示驱动前述显示部的显示驱动装置。
7.如权利要求1至6中任何一条所述的显示驱动器，其特征为，它包含有输入前述压缩数据的输入端子，输出信号的输出端子，根据存储在前述RAM内的显示数据输出用于显示驱动前述显示部的信号。
8.如权利要求6所述的显示驱动器，其特征为，输入到前述输入端子的压缩数据是从多路复用处理一种或多种类型的压缩数据所得的多路复用数据中分离出的压缩数据，前述扩展处理器对从前述多路复用数据中分离的压缩数据进行扩展处理。
9.如权利要求1至6中任何一条所述的显示驱动器，其特征为，按照给定的压缩标准压缩处理前述压缩数据。
10.在权利要求9所述的显示驱动器，其特征为，前述给定的压缩标准是MPEG标准。
11.显示装置，其特征为，它包括权利要求1至6中任何一条所述的显示驱动器，由前述显示驱动器显示驱动的显示部。
12.显示装置，其特征为，它包含有具有由多个第一电极和第二电极驱动的光电元件的显示屏，驱动前述多个第一电极的权利要求1至6中任何一条所述的显示驱动器，扫描驱动前述多个第二电极的扫描驱动驱动器。
13.电子设备，其特征为，它包括有权利要求1至6中任何一条所述的显示驱动器，分离装置，从多路复用处理一种或多种压缩数据所得的多路复用数据中分离对应于前述显示驱动器的压缩数据，并把该压缩数据供应给前述显示驱动器，由前述显示驱动器显示驱动的显示部。
14.如权利要求13所述的电子设备，其特征为，它包含有通过给定的通信网络接收发射前述多路复用数据的装置。
全文摘要
本发明提供了一种显示驱动器,及备有该显示驱动器的显示装置和电子设备,所述显示驱动器可以用较低的电力消耗以比从内置的RAM读出显示数据周期长的周期内根据下一帧的显示数据实现没有不协调感觉的动画显示。内置RAM的显示驱动器IC100根据显示数据将以比显示驱动周期长的周期输入的压缩数据存储到FIFO存储器116内,利用MPEG解码电路106以与显示数据RAM102的读出周期大致相同的周期产生使压缩数据扩展的显示数据,在读出之前后以大于读出的速度写入显示数据RAM102。由此,在显示数据RAM102不混杂有新旧帧的显示数据的同时,大幅度减少伴随驱动传输被解码的显示数据的总线而消耗的电流。
文档编号G06F3/153GK1359048SQ0114566
公开日2002年7月17日 申请日期2001年10月26日 优先权日2000年10月26日
发明者田村刚, 小泉德夫 申请人:精工爱普生株式会社