专利名称：利用额外的处理器交换数据的通信系统的制作方法
技术领域：
本发明涉及权利要求1的前序部分所述的用于交换数据的通信系统。
背景技术：
为了自一芯片传输数据至另一芯片，一般采用具有一个串行接口的通信系统，所连接的该芯片上的管脚尽可能少。可通过合适的硬件组件、软件控制程序或二者的结合，用于组织与管理该传输。在高传输数据速度的情况下，重要的是具有可以实施硬件与软件之间的适当的任务分割。
软件控制方法的优点是可以简单且灵活性地符合需求的改变。符合需求的理由为例如也额外需求的属性、自遥控站之不正确的反应或自其它站的不正确反应。以软件为基础的方法，一般也不需要额外的芯片区域，顶多增加一存储器需求，虽然较硬件为基础之方法而言通常所需要的额外区域较少。所使用的软件越少，则该硬件的复杂度越低。因此，该硬件变得较小且错误的可能性越小(该硬件中的错误常无法被再次更正)。
使用软件的方法，其缺点在于执行该软件的中央处理单元(CPU)因而增加负载，因此该CPU可用于任务的空间变得较小。特别是当经由一接口进行高数据速度时或是当需要运作多个接口时，会造成CPU的功能降低到无法容忍的程度并且造成多指令在CPU的运作。
在现有技术中，已有两种解决的方法。两种解决方法的共同特征，是为仅靠着软件进行一连串的数据流管理。在此范例中，通常是通过软件装置使用结构寄存器，以约定不同详细内容的一连串数据流。此约定必须在传输前开始进行。该连串的数据流包含一个或多个字节。
在第一种解决方法中，当一达到所期望的字节数时，该CPU会被通知中断。而后该CPU需要取得该数据且进行更进一步的处理。在该数据被结合至该字节之前，许多硬件执行亦进行简单的数据处理(例如移去一个开始比特和一个停止比特，评估一个对等的比特)。该CPU传送该数据至其目的地，例如使其能于另一接口上获得，该另一接口连接至一显示器。
此方法的一种变型是使用一“直接存储器存取”(DMA)块。一个DMA可独自(毋须涉及CPU)自一个芯片存储器转换数据至该接口或自该接口至该芯片存储器。这是通过上述的中断而起始。其目的是通过首次收集该芯片存储器中相对大量的数据，以减少CPU中断的数目。不过，该CPU仍然须将该数据传送至其目的地。
第二种解决方法导致一种制造新的芯片系统的技术方案，使得一串行接口可自动进行数据转换。此即有可能利用硬件进行该数据流的所有的处理，这代表不仅是串行并且也是确定该数据的目的地与相应的数据转换。此种方法的缺点在于缺少灵活性，如上所述减少错误与增加所需区域的困难。其它的缺点是直接存取至存储器与其它芯片外围，该存取是直接自该外侧而非由CPU直接利用。
EP 0 422 766中描述一种用于一连串数据交换的通信系统，其包含一个微处理器，一个存储器，一个DMAS单元和一个串行接口(串行通信控制，SCC)。这些功能块通过一个数据总线彼此连接。其中描述该数据如何通过该接口而接收，并且然后在该DMA单元控制下，该数据包的讯息内容在经由该数据总线被存写至该存储器中约定的存储器位置。在这种情况下，该接口并不传送任何控制信号至该微处理器或至该DMA单元。该DMA单元控制自该接口传输该数据包至该存储器，而程序上无任何控制，也因此没有机会自该正常的程序反应偏差。仅于一数据包之端，该DMA单元传送一支撑信号至该微处理器，一但该接口经由一线登录一需求则经由该数据总线要求控制。由于此通信系统不具有控制线自该接口至该微处理器，因此该串行接口无法运作于现有的中断模式。此即数据交换必须发生于DMA模式中，其中该DMA单元控制转换至该存储器。此外，无控制信号自该接口，则该数据交换无法被正确控制，这代表当自该正确程序有偏差时，所考虑的软件复杂度系正确测量所需要的。
相对地，DE 197 33 527 A1中描述一种通信系统，其中提供一个处于非激活状态的DMA单元，以确认一个中断模式，以于该控制线上转送一接口控制信号至该微处理器且于一非激活状态中，以确认一DMA模式，用于自该接口控制信号形成至少一DMA控制信号，且用于在该控制线上传送所形成的DMA控制信号至该微处理器。为了可使用串行接口用于中断模式与DMA模式中的数据交换，该控制线连接该接口至该控制微处理器，通过该DMA单元而连接。若该接口是用于传送大量数据，则该通信系统对此进行确认并且激活该DMA单元，例如在通过该微处理器的软件控制下进行。该DMA单元而后被连接至该控制线中，且改变该接口控制信号。直接转送至该中断模式中的该控制线被中断，且被指定至DMA控制信号，该控制信号然后被传送至该微处理器。此种解决方法中，该微处理器的负载太高，特别是当相对大量的数据被传送时。
发明内容
因此，本发明的一个目的是提供一通信系统，以与外部系统进行交换数据，其中可同时确保高效率且灵活性的数据交换以及该微处理器的低负载。
本发明之目的通过权利要求1的特征所完成。较佳实施例由从属权利要求所描述。
与外部系统(例如外部芯片)进行数据交换，本发明的通信系统具有一个第一处理器与一个或多个串行接口，其中该第一个处理器与该串行接口系连接至共同的总线线。数据交换之组织与管理主要是通过一个第二处理器进行，其同样连接至该共同的总线线，并且与该第一处理器一起被安排于相同的芯片。
本发明之基础观念是除了该第一处理器之外，提供一个第二处理器至该相同之芯片上，并且可与串行接口进行数据转换，在此范例中特别是用于管理与处理中断。两处理器可被设计于该CPU中。在此范例中，可能但非必须，选择一较该第一CPU更简单设计的第二CPU，因此此第二CPU所需的芯片区域较小。此外，在此第二CPU的范例中，特别重要的是可进行较快的内容交换，因此处理中断程序的时间较短。
如现有技术中的第一解决方法(如上所述)，使用的硬件是结合串行的数据流于一个或多个字节。此外，在该数据流被结合至字节之前，可能进行简单处理(移去该信令比特等)。然而，此时该中断并非传信至第一CPU而是传送至第二CPU。而后此第二CPU自动评估自该接口的该数据且转换该数据。此方法的优点在于在无该第一CPU额外负载时，保持该软件之灵活性(在另一终端或串行接口之一端的未来的延伸或错误)。与现今通常的复合芯片系统的许多中断相比较，当现有的第二种解决方法执行于许多中断来源时，该第二CPU及其存储器所占据的区域并不很大而是相当小。
另一优点是相当易于控制，在两芯片CPU之间，CPU可存取片来源，例如在一内部CPU与外部CPU之间。本发明之范例中，仅需要发现一合适的调整，用于当第一CPU与第二CPU可存取芯片来源时。
如上所述，通过结合第二CPU以结合硬件方法与软件方法的优点。此第二CPU应完全控制芯片系统，因而其可尽可能自动释放该第一CPU上的负载。
本发明可通过下列实施例与通信系统的图1得以更详细说明。
具体实施例方式
图1说明一简单的系统，其中包含三个串行接口(IF1，IF2以及IF3)，一个第一CPU(CPU1)与一第二CPU(CPU2)，其被配置于一个共同芯片10上。CPU1与CPU2皆可驱动芯片总线(亦即该地址与控制信号)且可完全控制整个系统。
自该串行接口IF1，IF2与IF3至该第二CPU的中断线以被省略。该第二CPU优选地连接至配置于该芯片10上之一外部存储器2a。同样地，该第一CPU连接至一个外部存储器1a。
权利要求
1.一种用于交换数据的通信系统，具有一个或多个串行接口(IF1，IF2，IF3)，其连接至一共同总线，以及一个第一处理器(1)，其连接至所述共同总线，其特征在于，一个第二处理器(2)，其连接至所述共同总线，并且与所述第一处理器(1)一同被配置于相同芯片(10)上。
2.如权利要求1所述的通信系统，其特征在于，所述第二处理器(2)被构造为与一个串行接口(IF1，IF2，IF3)进行数据交换，该串行接口用于传送和/或接收。
3.如权利要求2所述的通信系统，其特征在于，所述第二处理器(2)由各可用于传送中断信号的数据线连接至该串行接口(IF1，IF2，IF3)。
4.如上述权利要求的其中任一项所述的通信系统，其特征在于，所述第二处理器(2)连接至一个存储器(2a)，该存储器配置于所述芯片(10)上。
全文摘要
为了与外部系统交换数据，本发明的通信系统除了一个连接至共同总线处理的第一处理器(1)外，还具有一个或多个串行接口(IF1，IF2，IF3)，其连接至一个共同的总线线。所述数据交换实质上通过连接至所述共同总线的一个第二处理器(2)进行控制，并且所述第二处理器与所述第一处理器(1)一起配置于相同的芯片(10)上。
文档编号G06F13/12GK1474970SQ01818691
公开日2004年2月11日 申请日期2001年10月25日 优先权日2000年11月13日
发明者D·阿查姆鲍德, P·施奈德, D 阿查姆鲍德, 蔚 申请人:因芬尼昂技术股份公司