专利名称：一种高速信息安全处理器的制作方法
技术领域：
本实用新型涉及一种高速信息安全处理器。具体说涉及用于路由器、电子商务、数字广播等需要将信息进行加密/解密领域的高速信息安全处理芯片。
背景技术：
信息安全涉及国家的最高利益和安全，商业团体的利益，因此各国趋向于制定自己独立的信息安全体系。国内目前已开发的信息安全处理器，如SSX04芯片，能进行RSA等密码加速运算的实际工作，但这些安全芯片通常仅支持一种或多种密码算法，比较简单。尚存在如下的缺陷1.)芯片中没有用户可重构算法部件，因此如果算法不再具有安全性时，不能及时通过更改算法来弥补。
2.)数据包处理与密码处理分开，使得加密数据在各个网络处理部件间需多次传递，影响了加密速率。
发明内容
本实用新型的目的在于提供一种用户可重构密码算法的高速信息安全处理器。
本实用新型的高速信息安全处理器，其特征是它包括嵌入式处理器CPU、软密码引擎、内部总线、数据收发器、PCI/PCMCIA总线接口、控制通路和数据通路，所说的软密码引擎包括可重构密码算术逻辑部件、标准密码算术逻辑部件、与内部总线相连的随机数发生器，数据包分发器、密码控制寄存器、输入队列和输出队列，PCI/PCMCIA总线接口用于与外部计算机系统的PCI总线或PCMCIA总线连接，数据收发器将来自PCI/PCMCIA总线接口的控制信息与数据信息区分开，其输出的控制信息通过控制通路，经内部总线传输到嵌入式处理器CPU，输出的数据信息通过数据通路传输到软密码引擎的数据包分发器，该数据包分发器与可重构密码算术逻辑部件、标准密码算术逻辑部件、输入队列和输出队列相连，密码控制寄存器与可重构密码算术逻辑部件、标准密码算术逻辑部件、内部总线及数据包分发器相连。
通常，在嵌入式处理器CPU上接有CPU外部地址数据总线，以便可挂接外部扩展存储器。为了对高速信息安全处理器(芯片)进行功耗管理，当芯片在没有数据需要进行处理的时候，将其转到睡眠状态，以及为便于调试应用程序，可在嵌入式处理器CPU上连接功耗管理和调试接口；还可在内部总线连接用于存储掉电后仍需保持状态信息的电可擦除存储器和标识芯片身份信息的芯片编号。
使用时，将本实用新型的高速信息安全处理器安装在一块PCI卡中，并安装于机系统的PCI插槽上。其工作过程如下计算机系统中的CPU经由PCI/PCMCIA总线接口向高速信息安全处理器发送控制信息，数据收发器接收到发过来的信息，根据信息的目标地址空间判断出这是属于控制信息，于是将控制信息通过控制通路，经内部总线传输到嵌入式处理器CPU；嵌入式处理器CPU对控制信息进行分析处理，然后向密码引擎发送一系列数据包处理和密码处理参数，密码引擎在接受了参数以及控制信号之后，完成了初始化，接下去它将等待需要进行加密/解密的数据信息；计算机系统经过PCI/PCMCIA总线接口向高速信息安全处理器发送数据信息，数据收发器接收到发过来的信息，根据信息的目标地址空间判断出这是属于数据信息，于是将其经由数据通路直接送到密码引擎中的连接数据包分发器的输入队列；密码控制寄存器控制数据包分发器，使数据流按预想的方式进出可重构密码算术逻辑部件或标准密码算术逻辑部件，数据包分发器取出在输入队列中的数据包及密码控制寄存器中的参数，并过虑无用的数据，送入可重构密码算术逻辑部件或标准密码算术逻辑部件，由可重构密码算术逻辑部件或标准密码算术逻辑部件处理输入的数据和各种参数，并将结果送回数据包分发器，数据包分发器将密码运算结果及密码控制寄存器中的一些参数生成新的数据包，并将其存入输出队列；输出队列中的数据信息经由数据通路以DMA(直接数据读取)的方式再通过PCI/PCMCIA总线接口发送到计算机系统中去。如果还有数据需要加密解密，则继续重复上述过程。
本实用新型的优点是1.在高速信息安全处理器中设置具有可重构密码算术逻辑部件和标准密码算术逻辑部件的软密码引擎，通过软密码引擎中的软密码算术逻辑部件，使用户可以根据自己的需要，以软件编程的方式来实现其自定义的密码算术逻辑部件，这样应用方式就更加灵活，而且密码算法可以更加具有特殊性、便于保密；2.加入了数据包分发器，使得本实用新型处理器可以直接支持各种网络协议，而不需要通过额外的转换电路，利于提高整个系统的性能。
3.采用软件协议处理技术，可通过CPU外部地址数据总线扩充外部命令解释程序，以处理新的安全协议，这可以提高安全处理器的灵活性。
图1是高速信息安全处理器一种具体构成框图；图2是软密码引擎构成框图。
具体实施方式
参照图1，本实用新型的高速信息安全处理器包括嵌入式处理器CPU1、软密码引擎2、内部总线3、数据收发器4、PCI/PCMCIA总线接口5、控制通路6和数据通路7，PCI/PCMCIA总线接口5用于与外部计算机系统的PCI总线或PCMCIA总线连接，数据收发器4与PCI/PCMCIA总线接口5相连，由其将来自PCI/PCMCIA总线接口5的控制信息与数据信息区分开，数据收发器输出的控制信息通过控制通路6，经内部总线3传输到嵌入式处理器CPU，输出的数据信息通过数据通路7传输到软密码引擎2， 图示实例中，嵌入式处理器CPU接有CPU外部地址数据总线8，功耗管理10和调试接口11。嵌入式处理器CPU采用内置安全协议处理的基本控制程序存储器，如可采用ARM、MIPS、Motorola公司的M·Core等。在内部总线上还连接有电可擦除存储器9。
所说的软密码引擎2，见图2所示，它包括可重构密码算术逻辑部件12、标准密码算术逻辑部件13、与内部总线3相连的随机数发生器14，数据包分发器15、密码控制寄存器16、输入队列17和输出队列18。随机数发生器14可采用真随机数发生器。数据包分发器15与可重构密码算术逻辑部件12、标准密码算术逻辑部件13、输入队列17和输出队列18相连。密码控制寄存器16与可重构密码算术逻辑部件12、标准密码算术逻辑部件13、内部总线3及数据包分发器15相连。这里，内部总线连接有芯片编号19。
权利要求1.一种高速信息安全处理器，其特征是它包括嵌入式处理器CPU[1]、软密码引擎[2]、内部总线[3]、数据收发器[4]、PCI/PCMCIA总线接口[5]、控制通路[6]和数据通路[7]，所说的软密码引擎[2]包括可重构密码算术逻辑部件[12]、标准密码算术逻辑部件[13]、与内部总线[3]相连的随机数发生器[14]，数据包分发器[15]、密码控制寄存器[16]、输入队列[17]和输出队列[18]，PCI/PCMCIA总线接口[5]用于与外部计算机系统的PCI总线或PCMCIA总线连接，数据收发器[4]将来自PCI/PCMCIA总线接口[5]的控制信息与数据信息区分开，其输出的控制信息通过控制通路[6]，经内部总线[3]传输到嵌入式处理器CPU[1]，输出的数据信息通过数据通路[7]传输到软密码引擎[2]的数据包分发器[15]，该数据包分发器[15]与可重构密码算术逻辑部件[12]、标准密码算术逻辑部件[13]、输入队列[17]和输出队列[18]相连，密码控制寄存器[16]与可重构密码算术逻辑部件[12]、标准密码算术逻辑部件[13]、内部总线[3]及数据包分发器[15]相连。
2.根据权利要求1所述的高速信息安全处理器，其特征在于所说的嵌入式处理器CPU[1]内置安全协议处理的基本控制程序存储器。
3.根据权利要求1所述的高速信息安全处理器，其特征在于所说的嵌入式处理器CPU[1]接有功耗管理[10]。
4.根据权利要求1所述的高速信息安全处理器，其特征在于所说的嵌入式处理器CPU[1]接有调试接口[11]。
5.根据权利要求1所述的高速信息安全处理器，其特征在于所说的嵌入式处理器CPU[1]接有CPU外部地址数据总线[8]。
6.根据权利要求1所述的高速信息安全处理器，其特征在于所说的随机数发生器[14]是真随机数发生器。
7.根据权利要求1所述的高速信息安全处理器，其特征在于所说的内部总线[3]接有电可擦除存储器[9]和芯片编号[19]。
专利摘要本实用新型的高速信息安全处理器包括嵌入式处理器CPU、软密码引擎、内部总线、数据收发器、PCI/PCMCIA总线接口、控制通路和数据通路，所说的软密码引擎包括可重构密码算术逻辑部件、标准密码算术逻辑部件、与内部总线相连的随机数发生器，数据包分发器、密码控制寄存器、输入队列和输出队列。该高速信息安全处理器不需要通过额外的转换电路，可以直接支持各种网络协议，并可使用户以软件编程的方式来实现其自定义的密码算术逻辑部件，应用方式灵活，而且密码算法更具有特殊性、便于保密。
文档编号G06F13/14GK2615756SQ02291708
公开日2004年5月12日 申请日期2002年12月12日 优先权日2002年12月12日
发明者严晓浪, 沈海斌, 何乐年 申请人:浙江大学