专利名称：时钟电路的制作方法
技术领域：
本发明涉及局部时钟分配和低功率电路设计。
背景技术：
在现今的CMOS微处理器领域，一个新的设计上的重要障碍已开始显现。电路不能简单地针对时延而优化--功耗现在成为一种另外的关键的参数。在现今的CMOS微处理器中，功率的很大一部分都消耗在时钟分配网络，特别是在那些驱动锁存器的局部时钟网中。随着特征尺寸的减小和集成规模的增大，这个问题变得日趋严重。所以由此可知，对时钟分配技术的改进，特别是对局部时钟分配的改进，有可能促使CMOS微处理器大大节省功率。
发明内容
本发明利用功率直接与负载成比例的特性并且减少加在局部时钟信号上的负载从而节约功率。通过改变锁存器的结构来降低负载。通常使用通过闸(passgate)型锁存器，其中使用NFET和PFET二者来控制数据流。这里，已经将PFET去掉而降低了负载。然而，使逻辑1通过NFET很难，而这会增加通过锁存器时的上升变化率及上升沿的时延。但是，通过过驱动局部时钟块(LCB)可以减轻这一效果。电压摆动增加约20％将使NFET允许全电平的逻辑1信号通过。
上述及其它改进将在下面详细的描述中阐明。为了更好地理解本发明的优点及特性，可以参照该描述以及附图。
图1阐明了现有技术的局部时钟块(LCB)及锁存器。
图2阐明了现有技术的时钟电路输入及输出波形。
图3阐明了过驱动的局部时钟块及锁存器。
图4阐明了过驱动的局部时钟块及锁存器电路输入及输出波形。
作为例子并参照附图，本详细描述解释了本发明的优选实施例，并阐述了其优点及特性。
发明内容参照图1，现有技术中的时钟块为一个全局时钟再提供功率并分配给主、从锁存器。该全局时钟10由反相器11、12及13再提供功率而产生一个局部时钟14(c1)，其与全局时钟10反相。全局时钟10也由反相器15和16再提供功率从而产生一个局部时钟17(c2)，其不与全局时钟10反相。局部时钟14(c1)经由局部线路驱动至局部主锁存器18。局部时钟17(c2)经由局部线路至局部从锁存器19。
参照图2，现有技术的时钟块输出两个局部时钟。局部时钟14(c1)和局部时钟17(c2)具有与全局时钟10不同的相位；但是这些输出时钟与全局时钟10的周期(及频率)相同。
参照图3，过驱动的局部时钟块(LCB)驱动一个过电压时钟给锁存器。这是通过一个连至最后反相器级的PFET的源极的高电压源(Vdd2＞Vdd)来实现的。如图3所示，高电压源310与PFET 32和PFET 37的源极相连。局部时钟34(c1)从地电位转变至高电压源的电位。局部时钟39(c2)类似地从地电位转变至高电压源的电位。局部时钟34(c1)经由局部线路分配给主锁存器311，并且局部时钟39(c2)经由局部线路分配给从锁存器312。主锁存器311和从锁存器312由下述部分组成一个缓冲锁存器数据输入40的输入反相器313，一个NFET通过型晶体管(NFET passtransistor)314以及一对交叉耦合的反相器315和316。局部时钟39(c2)与NFET通过型晶体管的栅极相连，该NFET通过型晶体管具有一个特征阈值电压Vt。当NFET通过型晶体管导通时，从锁存器312打开，使锁存器节点41上的电位可以“传递”到锁存器节点42。当锁存器节点41为地电位时，NFET通过型晶体管314将锁存器节点42降至地电位。然而，当锁存器节点41为Vdd电位时，NFET通过型晶体管314可能在锁存器节点42达到Vdd电位之前过早断开。当NFET通过型晶体管314的栅极电压为比锁存器节点42的电压高的一个阈值电压时会发生断开。可以通过选择一个比Vdd+Vt高的高电压源Vdd2来避免过早断开。锁存器节点42最好达到Vdd电位，这有如下两个原因其一，这使锁存器操作得更快，因为反相器315转换得更快以驱动锁存器数据输出43。其二，它保证了正确的锁存器操作。考虑一下当锁存器节点42被驱动至电位小于Vdd的情况，这就会导致驱动器竞争的情况，其中反相器316要将锁存器节点42的电压降至地电位，而NFET通过型晶体管314弱导通，并试图抬高锁存器节点42的电位。这种驱动器竞争的问题可通过过驱动NFET通过型晶体管314的栅极使之强导通而克服。
在LCB的输出反相器级可能发生漏电情况。考虑PFET 32，其栅极被驱动至电位Vdd(因为反相器31由Vdd源供电)。PFET 32的源极一直保持在电位Vdd2。所以，只要Vdd2＞Vdd-Vtp(其中Vtp为PFET阈值电压)，PFET 32就会一直导通。当NFET 33导通时，就会存在从电源Vdd2到地电位的直流通路。为避免这种情况，PFET 32的阈值可以降至小于Vdd-Vdd2的一个值。这种PFET因为具有一个更高的绝对阈值电压，所以经常被称为高阈值PFET。
参照图4，由公开的LCB产生一个过驱动的局部时钟34(c1)，并且锁存器节点42的电位被完全拉到Vdd。
已描述了本发明的优选实施例，可以理解，本领域技术人员，现在或将来，都可以在所附权利要求限定的范围之内对本发明进行改进和加强。这些权利要求应当解释为保持对前面所描述的本发明的适当保护。
权利要求
1.一种用于产生过电压时钟的时钟电路，其包括一个全局时钟输入，一个第一反相器，一个中间的时钟节点，一个第二反相器，一个地电压轨，一个第一电压轨，一个第二电压轨，一个过电压时钟节点，其中所述全局时钟输入与所述第一反相器相连，所述第一反相器与所述地电压轨、所述第一电压轨和所述中间的时钟节点相连，所述中间的时钟节点与所述第二反相器相连，所述第二反相器与所述地电压轨、所述第二电压轨和所述过电压时钟节点相连。
2.根据权利要求1所述的时钟电路，其中所述第二反相器包括一个NFET，以及一个PFET，其中所述NFET与地电压轨相连，并且所述PFET与所述第二电压轨相连。
3.根据权利要求2所述的时钟电路，其中所述PFET具有一个高阈值电压。
4.根据权利要求3所述的时钟电路，其中所述第二电压轨具有比所述第一电压轨更高的电位。
5.根据权利要求1所述的时钟电路，其中所述过电压时钟节点与一个通过闸型锁存器相连，该锁存器包括一个锁存器输入，一个NFET通过闸，一对交叉耦合的反相器。
6.根据权利要求5所述的时钟电路，其中所述锁存器输入与所述NFET通过闸相连，所述过电压时钟节点与所述NFET通过闸相连，所述NFET通过闸与所述的一对交叉耦合的反相器相连。
全文摘要
一个时钟电路通过降低在局部时钟信号上的负载来节省功率。该负载是通过改变锁存器的结构来降低的。通常使用通过闸型锁存器，其中使用NFET和PFET二者来控制数据流。这里，PFET已经被去掉因而负载降低了。然而，逻辑1很难通过一个NFET，而且这会增加通过锁存器的上升变化率和上升沿的时延。然而，通过过驱动局部时钟块(LCB)的局部时钟，经由在其主从锁存器中只采用NFET晶体管的分配通过闸，将局部时钟驱动给锁存器，可以减轻这一效果。过驱动NFET的栅极使得NFET可以通过一个全电平的逻辑1信号。
文档编号G06F1/32GK1499331SQ20031010175
公开日2004年5月26日 申请日期2003年10月22日 优先权日2002年11月8日
发明者B·W·柯伦, E·T·马利, B W 柯伦, 马利 申请人:国际商业机器公司