专利名称：多处理器系统的制作方法
技术领域：
本发明涉及多处理器系统，特别是涉及能够有效率地进行处理器调试的多处理器系统。
背景技术：
在传统的第一多处理器系统中，设有与被装入的处理器个数相同数量的调试用端子组。而且，通过在各端子组分别与调试装置连接，用各调试装置对各处理器独立地进行调试。
在传统的第二多处理器系统，设有一组调试用端子组。而且，通过将与各处理器连接的各TAP控制器串行连接，使用一台调试装置对所有的处理器进行调试。
另外，在以下的日本专利文献1、2中，记载了有关处理器调试的技术。
特开2002-73363号公报[日本专利文献2]特开2002-24201号公报但是，依据传统的第一多处理器系统，如果被装入的处理器个数增加，那么根据处理器个数就必须得追加调试用端子组和调试装置，因此存在成本上升的问题。
另外，依据传统的第二多处理器系统，通常经由所有的TAP控制器对所有的处理器串行地进行调试，因此，存在所需调试时间变长的问题。
发明内容
本发明是为了解决以上问题而被提出，其目的在于提供一种低成本的能够有效率地进行多个处理器调试的多处理器系统。
依据第一发明的多处理器系统中，设有多个处理器；进行多个处理器的调试的至少一个调试执行部；控制调试执行部的至少一个控制器；与外部的调试装置连接的一组端子组；以及从多个处理器中选择应进行调试的至少一个或全部处理器的选择电路。
依据第二发明的多处理器系统中，设有第一和第二处理器，与第一处理器连接的第一调试执行部和与第二处理器连接的第二调试执行部，与第一调试执行部连接的第一控制器和与第二调试执行部连接的第二控制器，与第一控制器有选择地连接的第一端子组和与第二控制器有选择地连接的第二端子组，以及在第一端子组与第一和第二控制器之间连接的选择电路；在调试装置分别与第一和第二端子组双方连接的第一模式中，选择电路连接第一控制器和第一端子组，同时连接第二控制器和第二端子组；在调试装置只与第一端子组连接的第二模式中，选择电路将从调试装置经由第一端子组输入的调试用信号，输入到第一和第二控制器中的一方或双方。
图1是表示本发明实施例1的多处理器系统结构的框图。
图2是表示本发明实施例2的多处理器系统结构的框图。
图3是表示本发明实施例3的多处理器系统结构的框图。
图4是表示本发明实施例4的多处理器系统结构的框图。
图5是表示本发明实施例5的多处理器系统结构的框图。
图6是表示本发明实施例6的多处理器系统结构的框图。
图7是表示本发明实施例7的多处理器系统结构的框图。
具体实施例方式
以下，为了说明的简单化，以包含两个CPU的多处理器系统作为例子，就本发明实施例进行具体的说明。但这里并不限定CPU的数量只能是两个，本发明对设有3个以上CPU的多处理器也能适用。
实施例1图1是表示本发明实施例1的多处理器系统结构的框图。芯片1设有多个CPU70、71，进行对CPU70、71的调试的调试执行部80、81，控制调试执行部80、81的TAP控制器90、91，从CPU70、71中选择应进行调试的至少一个CPU的选择电路10，以及包括端子2～6的一组端子组。CPU70、71分别与调试执行部80、81连接，调试执行部80、81分别与TAP控制器90、91连接。选择电路10连接在TAP控制器90、91与端子2～6之间。在端子2～6，连接符合JTAG规格的ICE等调试装置(图中未示)。
选择电路10设有TAP控制器100，寄存器101，AND电路102～105，以及选择器106、107。AND电路102的一个输入端子与端子4连接，另一个输入端子与寄存器101连接，其输出端子与TAP控制器90的TMS端子连接。AND电路103的一个输入端子与端子5连接，另一个输入端子与寄存器101连接，其输出端子与TAP控制器90的TDI端子连接。AND电路104的一个输入端子与端子4连接，另一个输入端子与寄存器101连接，其输出端子与TAP控制器91的TMS端子连接。AND电路105的一个输入端子与端子5连接，另一个输入端子与寄存器101连接，其输出端子与TAP控制器91的TDI端子连接。选择器106的一个输入端子与TAP控制器90的TDO端子连接，另一个输入端子与TAP控制器91的TDO端子连接，其输出端子经由选择器107与端子6连接。
接着，就本实施例1的多处理器系统的动作进行说明。首先，为了选择应进行调试的CPU，从调试装置或CPU70、71对TAP控制器100进行访问。在只对CPU70进行调试的场合，TAP控制器100设定寄存器101，使信号S11为“H(high)”，信号S12为“L(Low)”，信号S10为“L”。在只对CPU71进行调试的场合，TAP控制器100设定寄存器101，使信号S11为“L”，信号S12为“H”，信号S10为“H”。在对CPU70、71双方进行调试的场合，TAP控制器100设定寄存器101，使信号S11、S12同时为“H”。而且，这时设定寄存器101使信号S10依次成为“L”“H”。
信号S11分别被输入到各AND电路102、103的另一个输入端子。信号S12分别被输入到各AND电路104、105的另一个输入端子。信号S10被输入到选择器106的选择端子。
接着，TMS信号从调试装置经由端子4分别被输入到各AND电路102、104的一个输入端子。另外，TDI信号从调试装置经由端子5分别被输入到各AND电路103、105的一个输入端子。TCK信号从调试装置经由端子21分别被输入到各TAP控制器90、91的TCK端子，TRST信号从调试装置经由端子3分别被输入到各TAP控制器90、91的TRST端子。
如上所述，在只对CPU70进行调试的场合，信号S11为“H”，信号S12为“L”。因此，TMS信号和TDI信号从AND电路102、103的各输出端子分别被输入到TAP控制器90的TMS端子和TDI端子。另一方面，TMS信号和TDI信号不被输入到TAP控制器91的TMS端子和TDI端子。
TAP控制器90生成预定的指令并输入到调试执行部80。调试执行部80向CPU70输入中断请求、开始请求、指令代码，并进行对CPU70的调试。有关调试结果的数据，从CPU70经由调试执行部80输入到TAP控制器90。如上所述，在只对CPU70进行调试的场合，信号S10为“L”。另外，选择器107通常设定在选择器106侧。因此，数据从TAP控制器90的TDO端子，经由选择器106、107及端子6向外部输出。
另外，如上所述，在只对CPU71进行调试的场合，信号S11为“L”，信号S12为“H”。因此，TMS信号和TDI信号从AND电路104、105的各输出端子分别被输入到TAP控制器91的TMS端子和TDI端子。另一方面，TMS信号和TDI信号不被输入到TAP控制器90的TMS端子和TDI端子。
TAP控制器91生成预定的指令并输入到调试执行部81。调试执行部81向CPU71输入中断请求、开始请求、指令代码，进行对CPU71的调试。有关调试结果的数据，从CPU71经由调试执行部81输入到TAP控制器91。如上所述，在只对CPU71进行调试的场合，信号S10为“H”。另外，选择器107通常设定在选择器106侧。因此，数据从TAP控制器91的TDO端子，经由选择器106、107及端子6向外部输出。
另外，如上所述，在对CPU70、71双方进行调试的场合，信号S11、S12同时为“H”。因此，TMS信号从AND电路102、104的各输出端子分别输入到TAP控制器90、91的各TMS端子。另外，TDI信号从AND电路103、105的各输出端子分别输入到TAP控制器90、91的各TDI端子。结果，与上述同样地进行对CPU70、71的调试。
如上所述，在对CPU70、71双方进行调试的场合，信号S10依次成为“L”“H”。因此，从端子6依次输出有关CPU70调试结果的数据和有关CPU71调试结果的数据。
如上所述，本实施例1的多处理器系统只设有包括端子2～6的一组端子组。而且，通过选择电路10，从多个CPU70、71中选择应进行调试的至少一个CPU。因此，即使增加了在芯片1上装入的CPU个数，也不需要相应地追加端子2～6。结果，只用一台调试装置就能够对多个CPU70、71进行调试，因此能够降低成本。
另外，在通过选择电路10选择了所有的CPU70、71的场合，对所有的CPU70、71同时进行调试。因此，在设有多个CPU70、71的多处理器系统中，能够有效率地对CPU70、71进行调试。
另外，由于选择电路10通过使用寄存器101的简单结构来实现，因此，能够将系统的大型化和复杂化降至最低。
实施例2图2是表示本发明实施例2的多处理器系统结构的框图。芯片1设有CPU70、71，调试执行部80、81，TAP控制器90、91，从CPU70、71中选择应进行调试的至少一个CPU的选择电路20，端子2～6，以及端子21～23。
选择电路20设有，AND电路200～203和选择器204。AND电路200的一个输入端子与端子4连接，另一个输入端子与端子21连接，其输出端子与TAP控制器90的TMS端子连接。AND电路201的一个输入端子与端子5连接，另一个输入端子与端子21连接，其输出端子与TAP控制器90的TDI端子连接。AND电路202的一个输入端子与端子4连接，另一个输入端子与端子23连接，其输出端子与TAP控制器91的TMS端子连接。AND电路203的一个输入端子与端子5连接，另一个输入端子与端子23连接，其输出端子与TAP控制器91的TDI端子连接。选择器204的一个输入端子与TAP控制器90的TDO端子连接，另一个输入端子与TAP控制器91的TDO端子连接，其输出端子与端子6连接。
接着，就本实施例2的多处理器系统的动作进行说明。首先，为了选择应进行调试的CPU，从芯片1的外部分别向端子21、22、23输入信号S21、S20、S22。在只对CPU70进行调试的场合，输入“H”的信号S21、“L”的信号S22、“L”的信号S20。在只对CPU71进行调试的场合，输入“L”的信号S21、“H”的信号S22、“H”的信号S20。在对CPU70、71双方进行调试的场合，都输入“H”的信号S21、S22。并且，这时依次输入“L”“H”的信号S20。
信号S21分别被输入到各AND电路200、201的另一个输入端子。信号S22分别被输入到各AND电路202、203的另一个输入端子。信号S20输入到选择器204的选择端子。
接着，TMS信号从调试装置经由端子4分别被输入到各AND电路200、202的一个输入端子。另外，TDI信号从调试装置经由端子5分别被输入到各AND电路201、203的一个输入端子。
如上所述，在只对CPU70进行调试的场合，信号S21为“H”，信号S22为“L”。因此，TMS信号和TDI信号从AND电路200、201的各输出端子分别被输入到TAP控制器90的TMS端子和TDI端子。另一方面，TMS信号和TDI信号不被输入到TAP控制器91的TMS端子和TDI端子。结果，与上述的实施例1同样地，只进行对CPU70的调试。另外，如上所述，在只对CPU70进行调试的场合，信号S20为“L”。因此，有关CPU70调试结果的数据，从TAP控制器90的TDO端子经由选择器204和端子6向外部输出。
另外，如上所述，在只对CPU71进行调试的场合，信号S21为“L”，信号S22为“H”。因此，TMS信号和TDI信号从AND电路202、203的各输出端子分别被输入到TAP控制器91的TMS端子和TDI端子。另一方面，TMS信号和TDI信号不被输入到TAP控制器90的TMS端子和TDI端子。结果，与上述的实施例1相同，只进行对CPU71的调试。另外，如上所述，在只对CPU71进行调试的场合，信号S20为“H”。因此，有关CPU71调试结果的数据，从TAP控制器91的TDO端子经由选择器204和端子6向外部输出。
另外，如上所述，在对CPU70、71双方进行调试的场合，信号S21、S22同时为“H”。因此，TMS信号从AND电路200、202的各输出端子分别被输入到TAP控制器90、91的各TMS端子。另外，TDI信号从AND电路201、203的各输出端子分别被输入到TAP控制器90、91的各TDI端子。结果，对CPU70、71的调试得以进行。另外，如上所述，在对CPU70、71双方进行调试的场合，信号S20依次成为“L” “H”。因此，从端子6依次输出有关CPU70调试结果的数据和有关CPU71调试结果的数据。
如上所述，本实施例2的多处理器系统只设有包括端子2～6的一组端子组。而且，通过选择电路20，从多个CPU 70、71中选择应进行调试的至少一个CPU。因此，即使增加了在芯片1上装入的CPU个数，也不需要相应地追加端子2～6。结果，只使用一台调试装置就能够对多个CPU70、71进行调试，因此能够降低成本。
另外，在通过选择电路20选择了所有的CPU70、71的场合，对所有的CPU70、71同时进行调试。因此，在设有多个CPU70、71的多处理器系统中，能够有效率地对CPU70、71进行调试。
另外，由于选择电路20通过使用端子21～23的简单结构来实现，因此，能够将系统的大型化和复杂化降至最低。
实施例3图3是表示本发明实施例3的多处理器系统结构的框图。芯片1设有多个CPU70、71，调试执行部80、81，控制调试执行部80、81的TAP控制器9，从CPU70、71中选择应进行调试的至少一个CPU的选择电路30，以及包括端子2～6的一组端子组。CPU70、71分别与调试执行部80、81连接，TAP控制器9与端子2～6连接。选择电路30连接在调试执行部80、81与TAP控制器9之间。
选择电路30设有寄存器300，AND电路301、302，以及选择器303。AND电路301的一个输入端子与TAP控制器9连接，另一个输入端子与寄存器300连接，其输出端子与调试执行部80连接。AND电路302的一个输入端子与TAP控制器9连接，另一个输入端子与寄存器300连接，其输出端子与调试执行部81连接。选择器303的一个输入端子与调试执行部80连接，另一个输入端子与调试执行部81连接，其输出端子与TAP控制器9连接。
接着，就本实施例3的多处理器系统的动作进行说明。首先，为了选择应进行调试的CPU，由调试装置或CPU70、71对寄存器300进行访问。在只对CPU70进行调试的场合，设定寄存器300使信号S31为“H”，信号S32为“L”，信号S30为“L”。在只对CPU71进行调试的场合，设定寄存器300使信号S31为“L”，信号S32为“H”，信号S30为“H”。在对CPU70、71双方进行调试的场合，设定寄存器300使信号S31、S32同时为“H”。而且，这时设定寄存器300使信号S30依次成为“L”“H”。
信号S31输入到AND电路301的另一个输入端子。信号S32输入到AND电路302的另一个输入端子。信号S30输入到选择器303的选择端子。
接着，TCK信号、TRST信号、TMS信号以及TDI信号从调试装置经由端子2～5，分别被输入到TAP控制器9的TCK端子、TRST端子、TMS端子以及TDI端子。然后，TAP控制器9生成并输出预定的指令。
如上所述，在只对CPU70进行调试的场合，信号S31为“H”，信号S32为“L”。因此，从TAP控制器9输出的指令，从AND电路301的输出端子输出，输入到调试执行部80。另一方面，指令不被输入到调试执行部81。
调试执行部80向CPU70输入中断请求、开始请求、指令代码，进行对CPU70的调试。有关调试结果的数据，从CPU70输入到调试执行部80。如上所述，在只对CPU70进行调试的场合，信号S30为“L”。因此，数据从调试执行部80，经由选择器303、TAP控制器9以及端子6向外部输出。
另外，如上所述，在只对CPU71进行调试的场合，信号S31为“L”，信号S32为“H”。因此，从TAP控制器9输出的指令，从AND电路302的输出端子输出，输入到调试执行部81。另一方面，指令不被输入到调试执行部80。
调试执行部81向CPU71输入中断请求、开始请求、指令代码，进行对CPU71的调试。有关调试结果的数据，从CPU71输入到调试执行部81。如上所述，在只对CPU71进行调试的场合，信号S30为“H”。因此，数据从调试执行部81，经由选择器303、TAP控制器9以及端子6向外部输出。
另外，如上所述，在对CPU70、71双方进行调试的场合，信号S31、S32同时为“H”。因此，从TAP控制器9输出的指令，从AND电路301、302的各输出端子输出，分别被输入到调试执行部80、81。结果，与上述同样地进行对CPU70、71的调试。另外如上所述，在对CPU70、71双方进行调试的场合，信号S30依次成为“L”“H”。因此，从端子6依次输出有关CPU70调试结果的数据和有关CPU71调试结果的数据。
另外，在以上说明中，选择电路30基于寄存器300的设定选择应进行调试的CPU70、71，但也可以如上述实施例2中，基于从外部输入到预定的端子21～23的选择信号进行选择。
如上所述，依据本实施例3的多处理器系统，选择电路30连接在调试执行部80、81和TAP控制器9之间。这样，就无需与各CPU70、71相对应地个别设置TAP控制器90、91，因此，与上述实施例1、2相比，能够简化系统结构。
实施例4图4是表示本发明实施例4的多处理器系统结构的框图。芯片1设有多个CPU70、71，调试执行部8，控制调试执行部8的TAP控制器9，从CPU70、71中选择应进行调试的至少一个CPU的选择电路40，以及包括端子2～6的一组端子组。TAP控制器9与端子2～6连接，调试执行部8与TAP控制器9连接。选择电路40连接在CPU70、71与调试执行部8之间。
选择电路40设有寄存器400，AND电路402、403，以及选择器401。AND电路402的一个输入端子与调试执行部8连接，另一个输入端子与寄存器400连接，其输出端子与CPU70连接。AND电路403的一个输入端子与调试执行部8连接，另一个输入端子与寄存器400连接，其输出端子与CPU71连接。选择器401的一个输入端子与CPU70连接，另一个输入端子与CPU71连接，其输出端子与调试执行部8连接。
接着，就本实施例4的多处理器系统的动作进行说明。首先，为了选择应进行调试的CPU，由调试装置或CPU70、71对寄存器400进行访问。在只对CPU70进行调试的场合，设定寄存器400使信号S41为“H”，信号S42为“L”，信号S40为“L”。在只对CPU71进行调试的场合，设定寄存器400使信号S41为“L”，信号S42为“H”，信号S40为“H”。在对CPU70、71双方进行调试的场合，设定寄存器400使信号S41、S42同时为“H”。而且，这时设定寄存器400使信号S40依次成为“L”“H”。
信号S41输入到AND电路402的另一个输入端子。信号S42输入到AND电路403的另一个输入端子。信号S40输入到选择器400的选择端子。
接着，TCK信号、TRST信号、TMS信号以及TDI信号分别从调试装置经由端子2～5输入到TAP控制器9的TCK端子、TRST端子、TMS端子以及TDI端子。然后，TAP控制器9生成并输出预定的指令。从TAP控制器9输出的指令，输入到调试执行部8。调试执行部8生成并输出中断请求、开始请求、指令代码。
如上所述，在只对CPU70进行调试的场合，信号S41为“H”，信号S42为“L”。因此，从调试执行部8输出的指令代码等，从AND电路402的输出端子输出，然后输入到CPU70。由此进行对CPU70的调试。另一方面，指令代码等不被输入到CPU71。另外如上所述，在只对CPU70进行调试的场合，信号S40为“L”。因此，有关CPU70调试结果的数据从CPU70，经由选择器401、调试执行部8、TAP控制器9以及端子6向外部输出。
另外，如上所述，在只对CPU71进行调试的场合，信号S41为“L”，信号S42为“H”。因此，从调试执行部8输出的指令代码等，从AND电路403的输出端子输出，输出到CPU71。由此进行对CPU71的调试。另一方面，指令代码等不被输入到CPU70。另外如上所述，在只对CPU71进行调试的场合，信号S40为“H”。因此，有关CPU71调试结果的数据从CPU71，经由选择器401、调试执行部8、TAP控制器9以及端子6向外部输出。
另外，如上所述，在对CPU70、71双方进行调试的场合，信号S41、S42同时为“H”。因此，从调试执行部8输出的指令代码等，从AND电路402、403的各输出端子输出分别输入到CPU70、71。结果，与上述同样地进行对CPU70、71的调试。另外，如上所述，在对CPU70、71双方进行调试的场合，信号S40依次成为“L” “H”。因此，从端子6依次输出有关CPU70调试结果的数据和有关CPU71调试结果的数据。
另外，在以上说明中，选择电路40基于寄存器400的设定选择应进行调试的CPU70、71，但也可以如上述实施例2那样，基于从外部输入到预定的端子21～23的选择信号进行选择。
如上所述，依据本实施例4的多处理器系统，选择电路40连接在CPU70、71和调试执行部8之间。这样，就无需与各CPU70、71相对应地个别设置调试执行部80、81和TAP控制器90、91，因此与上述实施例1、2相比，能够简化系统结构。
实施例5图5是表示本发明实施例5的多处理器系统结构的框图。芯片1设有多个CPU70、71，进行CPU70、71调试的调试执行部80、81，控制调试执行部80、81的TAP控制器90、91，包括端子20～60的第一端子组，以及包括端子21～61的第二端子组。
本实施例5的多处理器系统，可以在第一和第二调试装置分别与第一和第二端子组双方连接的第一模式与第一调试装置只与第一端子组连接的第二模式之间切换使用。第一模式与第二模式之间的切换，通过端子56和开关510～540、511～541以及55实现。
另外，本实施例5的多处理器系统还设有选择电路50，用以在第二模式中将从第一调试装置经由第一端子组输入的调试用信号，有选择地输入到TAP控制器90、91中的一方或双方。选择电路50可以与上述实施例1、2中的选择电路10、20相同地构成。
CPU70、71分别与调试执行部80、81连接，调试执行部80、81分别与TAP控制器90、91连接。TAP控制器90的TCK端子、TRST端子、TMS端子以及TDI端子，经由开关510～540分别与端子20～50和选择电路50的TCK0端子、TRST0端子、TMS0端子以及TDI0端子连接。另外，TAP控制器90的TDO端子，与选择电路50的TDO0端子连接同时经由开关55与端子60连接。同样地，TAP控制器91的TCK端子、TRST端子、TMS端子以及TDI端子，经由开关511～541分别与端子21～51和选择电路50的TCK1端子、TRST1端子、TMS1端子以及TDI1端子连接。另外，TAP控制器91的TDO端子，与选择电路50的TDO1端子和端子61连接。
选择电路50的TDOP端子，经由开关55与端子60连接。另外，选择电路50的TCKP端子、TRSTP端子、TMSP端子以及TDIP端子，分别与端子20～50连接。
开关510～540、511～541以及55，基于从外部输入到端子56的信号S56进行切换(也就是第一模式与第二模式之间的切换)。
接着，就本实施例5的多处理器系统的动作进行说明。首先，就第一模式的动作进行说明。在第一模式中，开关510～540分别切换到端子20～50侧，开关511～541分别切换到端子21～51侧，开关55切换到TAP控制器90的TDO端子侧。由此，TAP控制器90直接与端子20～60连接，同时TAP控制器91直接与端子21～61连接。然后，用与端子20～60连接的第一调试装置进行对CPU70的调试，同时用与端子21～61连接的第二调试装置进行对CPU71的调试。
接着，就第二模式的动作进行说明。如图5所示，在第二模式中，开关510～540、511～541以及55，分别切换到选择电路50侧。由此，TAP控制器90、91经由选择电路50与端子20～60连接。而且，与上述实施例1、2相同地，通过选择电路50选择应进行调试的至少一个CPU70、71。然后，用与端子20～60连接的第一调试装置进行调试。
如此，依据本实施例5的多处理器系统，在能够准备与在芯片1装入的CPU70、71个数相同个数的调试装置的场合，通过切换到第一模式，能够用多个调试装置对各CPU70、71进行独立的调试。另一方面，在只准备了一台调试装置的场合，通过切换到第二模式，能够根据选择电路50的选择进行对CPU70、71的调试。
另外，由于第一模式与第二模式之间的切换通过使用端子56的简单结构来实现，因此，能够将系统的大型化和复杂化降至最低。
实施例6图6是表示本发明实施例6的多处理器系统结构的框图。在上述的实施例5中，基于从外部输入到端子56的信号S56，进行第一模式与第二模式之间的切换。与此相对照地，在本实施例6中，基于设置在芯片1的预定的寄存器60的设定，进行第一模式与第二模式之间的切换。
参照图6，基于从寄存器60输出的信号S60，进行开关510～540、511～541以及55的切换。具体地说，与上述实施例5相同地，在第一模式中，开关510～540分别切换到端子20～50侧，开关511～541分别切换到端子21～51侧，开关55切换到TAP控制器90的TDO端子侧。另一方面，在第二模式中，开关510～540、511～541以及55分别切换到选择电路50侧。其它的结构和动作与上述实施例5相同，因此省略其说明。
如上所述，依据本实施例6的多处理器系统，由于第一模式与第二模式之间的切换通过使用寄存器60的简单结构来实现，因此，能够将系统的大型化和复杂化降至最低。
实施例7图7是表示本发明实施例7的多处理器系统结构的框图。在上述实施例5中，基于从外部输入到端子56的信号S56，进行第一模式与第二模式之间的切换。与此相对照地，本实施例7的多处理器系统还设有检测第二调试装置是否与第二端子组连接的时钟检测电路70，并且，基于该时钟检测电路70的检测结果即信号S70进行第一模式与第二模式之间的切换。
参照图7，时钟检测电路70与端子21连接。如果第二调试装置与第二端子组连接，时钟就从第二调试装置经由端子21输入到时钟检测电路70。当时钟检测电路70检测到时钟被输入时，将开关510～540分别切换到端子20～50侧，将开关511～541分别切换到端子21～51侧，将开关55切换到TAP控制器90的TDO端子侧。另一方面，如果第二调试装置没有与第二端子组连接，时钟不被输入到时钟检测电路70。当时钟检测电路70检测到时钟没有被输入时，将开关510～540、511～541以及55分别切换到选择电路50侧。其它的结构和动作与上述实施例5相同，因此省略其说明。
如上所述，依据本实施例7的多处理器系统，由于第一模式与第二模式之间的切换通过使用时钟检测电路70的简单结构来实现，因此，能够将系统的大型化和复杂化降至最低。
依据第一发明的多处理器系统，由于只使用一台调试装置就能够进行所期望处理器的调试，因此能够降低成本。
依据第二发明的多处理器系统，按照能够准备的调试装置的台数进行第一模式与第二模式之间的切换，由此，能够适当地进行第一和第二处理器的调试。
权利要求
1.一种多处理器系统，其中设有多个处理器(70、71)；进行所述多个处理器的调试的至少一个调试执行部(80、81/8)；控制所述调试执行部的至少一个控制器(90、91/9)；与外部的调试装置连接的一组端子组(2～6)；以及从所述多个处理器中选择应进行调试的部分或全部处理器的选择电路(10、20、30、40)。
2.如权利要求1所述的多处理器系统，其特征在于所述多个处理器包括，第一和第二处理器(70、71)；所述调试执行部包括，与所述第一处理器连接的第一调试执行部(80)和与所述第二处理器连接的第二调试执行部(81)；所述控制器包括，与所述第一调试执行部连接的第一控制器(90)和与所述第二调试执行部连接的第二控制器(91)；所述选择电路(10、20)连接在所述第一和第二控制器与所述端子组之间；所述选择电路将从所述调试装置经由所述端子组输入的调试用信号，输入到所述第一和第二控制器中的一方或双方。
3.如权利要求1所述的多处理器系统，其特征在于所述多个处理器包括，第一和第二处理器(70、71)；所述调试执行部包括，与所述第一处理器连接的第一调试执行部(80)和与所述第二处理器连接的第二调试执行部(81)；所述选择电路(30)连接在所述第一和第二调试执行部与所述控制器(9)之间；所述控制器与所述端子组连接；所述选择电路将从所述控制器输出的调试用信号，输入到所述第一和第二调试执行部中的一方或双方。
4.如权利要求1所述的多处理器系统，其特征在于所述多个处理器包括，第一和第二处理器(70、71)；所述选择电路(40)连接在所述第一和第二处理器与所述调试执行部(8)之间；所述调试执行部与所述控制器(9)连接；所述控制器与所述端子组连接；所述选择电路将从所述调试执行部输出的调试用信号，输入到所述第一和第二处理器中的一方或双方。
5.如权利要求1～4中任一项所述的多处理器系统，其特征在于所述选择电路基于预定的寄存器(101、300、400)的设定，选择应进行调试的所述处理器。
6.如权利要求1～4中任一项所述的多处理器系统，其特征在于所述选择电路基于从外部输入到预定端子(21～23)的选择信号，选择应进行调试的所述处理器。
7.一种多处理器系统，其中设有第一和第二处理器(70、71)，与所述第一处理器连接的第一调试执行部(80)和与所述第二处理器连接的第二调试执行部(81)，与所述第一调试执行部连接的第一控制器(90)和与所述第二调试执行部连接的第二控制器(91)，与所述第一控制器有选择地连接的第一端子组(20～60)和与所述第二控制器有选择地连接的第二端子组(21～61)，以及在所述第一端子组与所述第一和第二控制器之间连接的选择电路(50)；在调试装置分别与所述第一和第二端子组双方连接的第一模式中，所述选择电路连接所述第一控制器和所述第一端子组，同时连接所述第二控制器和所述第二端子组；在所述调试装置只与所述第一端子组连接的第二模式中，所述选择电路将从所述调试装置经由所述第一端子组输入的调试用信号，输入到所述第一和第二控制器中的一方或双方。
8.如权利要求7所述的多处理器系统，其特征在于基于从外部输入到预定的端子(56)的选择信号，进行所述第一模式与所述第二模式之间的切换。
9.如权利要求7所述的多处理器系统，其特征在于基于预定的寄存器(60)的设定，进行所述第一模式与所述第二模式之间的切换。
10.如权利要求7所述的多处理器系统，其特征在于还设有检测所述调试装置是否与所述第二端子组连接的检测电路(70)；基于所述检测电路的检测结果，进行所述第一模式与所述第二模式之间的切换。
全文摘要
芯片(1)设有CPU(文档编号G06F11/27GK1501250SQ20031011438
公开日2004年6月2日 申请日期2003年11月14日 优先权日2002年11月14日
发明者早濑清 申请人:株式会社瑞萨科技