专利名称：数据分配卡的制作方法
技术领域：
本实用新型涉及一种数据分配卡，特别是涉及在视频服务器系统中完成高速数据缓存及分配功能的专用PCI插卡。
背景技术：
当今时代，科技发展日新月异，有线电视系统在全国各地广泛普及，并且由模拟方式向数字方式转变。在数字视频服务器系统中，需要有大容量高速度的数据分配卡负责缓存要发送的数据及接收的数据，与相应的数字视频广播-有线系统(Digital Video Broadcasting for Cable systems，DVB-C)配合工作，以提高数据传输速率。现有的数据分配卡一般采用IPC(工业计算机)架构，虽然比普通PC要坚固、耐用，但当某块插卡出现故障需要更换时，需要关机且打开机箱再行更换，而且系统扩容性差。
发明内容
本实用新型的目的是提供一种能够克服现有技术缺陷的数据分配卡，以实现在数字视频引擎(Digital Video Engine，DVE)内存与DVB-C接口设备之间高速、大容量地传输数字视频数据，同时完成PCI接口与DVB-C的ASI接口之间数据传输速率和物理接口的转换。
本实用新型的具体技术方案如下所述一种数据分配卡，包括PCI接口单元、数据缓存单元和控制逻辑单元，PCI接口单元包括PCI接口和PCI控制器，数据缓存单元包括多个FIFO芯片，每路输入或输出数据通道使用一片FIFO芯片，控制逻辑单元包括两片可删除可编写逻辑芯片，一片可删除可编写逻辑芯片用来控制及读取各FIFO芯片的状态，另一片可删除可编写逻辑芯片用来控制各FIFO芯片的寻址及数据读/写；节目播出过程中，PCI控制器与可删除可编程逻辑芯片相互通信，控制将从PCI接口输入的数据通过直接存储器存取方式写入各输入或输出数据通道的FIFO芯片中；节目录入过程中，PCI控制器与可删除可编程逻辑芯片相互通信，控制将写入各FIFO芯片中的数据通过直接存储器存取方式从PCI接口输出。
PCI控制器为PLX公司生产的PCI-9656控制器。
FIFO芯片为IDT公司生产的大容量、高速FIFO芯片IDT72V36110。
用来控制及读取各FIFO芯片的状态的可删除可编写逻辑芯片为Lattice公司生产的EPLD芯片ispMACH4256。
用来控制各FIFO芯片的寻址及数据读/写的可删除可编写逻辑芯片为Lattice公司生产的EPLD芯片ispMACH4128。
多路数据输出通道通过时分方式共享数据输出接口。
数据输入通道独享数据输入接口。
本实用新型的数据分配卡的物理结构符合Compact PCI规范中对PMC模块的定义。Compact PCI架构，具有可靠性高、可扩展性好、环境适应性强等优点，与IPC架构相比，当某块插卡出现故障需要更换时，由于Compact PCI架构支持热插拔，可以在不停机的情况下随时更换插卡，无需关机再行更换。
虽然，当采用Compact PCI架构的系统容量较小时分摊的单位成本较高，但因为系统扩容性好，所以系统容量大时分摊的单位成本反而下降。
图1为本实用新型涉及的数字视频服务系统示意图。
图2为本实用新型的结构示意图。
具体实施方式
如图1所示，在系统工作时，数字视频引擎主机(Digital Video EngineHost，DVEH)控制数字视频引擎(DVE)完成节目的下载、播出和录入任务；DVE通过小型计算机系统接口(Small Computer Systems Interface，SCSI)适配卡访问磁盘阵列(Redundant Array of Independent Disks，RAID)，完成节目数据的读/写；节目下载时，节目数据从近线存储设备中通过局域网传输给DVEH，再通过DVEH内部的PCI总线送给DVE，DVE再通过SCSI接口适配卡写入磁盘阵列；节目播出时，节目数据通过直接存储器存取(DirectMemory Access，DMA)方式读到DVE的内存中，经过复接运算后，再通过直接存储器存取方式由高速大容量数据分配卡上的PCI控制器写入各输入或输出数据通道的FIFO芯片中，由DVB-C转接板中的可编程逻辑芯片控制读出，经ASI发送芯片处理后送入网络；节目录入时，节目数据经ASI接收芯片处理，由DVB-C转接板中的可编程逻辑芯片检测后写入高速大容量数据分配卡的输入通道FIFO中，再由PCI控制器通过DMA方式送入DVE的内存，DVE进行相应的处理后通过SCSI接口适配卡写入RAID磁盘阵列。
本实用新型的主要内容是使PCI控制器与外围电路协调工作，设计相应的逻辑电路以完成数据缓存芯片的读写控制和输出数据分时共享的控制。如图2所示，本实用新型的数据分配卡主要由PCI接口单元、数据缓存单元和控制逻辑单元组成。
PCI接口单元包括使用PLX公司生产的PCI-9656控制器，可以兼容33/66MHz总线频率及32/64-bit总线宽度，配置为周边卡模式。PCI-9656的本地总线为33/66MHz、32-bit，拥有2个DMA控制器。PCI接口时钟由底板提供，经时钟缓冲CY7B9910后分别提供给各部分使用，以确保驱动能力及时延控制。通过使用独立的PCI控制器，可以最大限度地利用DMA方式进行数据传输，节省了DVE的处理资源，使其能顺利完成高速数据处理任务。在进行DMA时可达到最高528MB/s的数据传输速率。
数据缓存单元使用IDT公司生产的大容量、高速FIFO芯片IDT72V36110，工作在36-bit写入/9-bit读出的状态。每路输入/输出数据使用一片FIFO，其容量为131072×36-bit。因为PCI接口对数据的访问是猝发而高速的，而与数据分配卡相连的DVB-C转接卡对数据的访问是连续而慢速的，它们之间的速率匹配全部依靠数据缓存来实现。
控制逻辑单元使用Lattice公司生产的EPLD芯片实现，由1片ispMACH4256完成各FIFO状态控制及读取的操作，由1片ispMACH4128完成对各FIFO寻址及数据读/写的控制。输出通道0～4、输入通道和控制/状态寄存器分别编址为00000000H～000C0000H，步长为00020000H。五个输出通道通过时分方式共享数据输出接口，该数据输出通道的时钟频率为27MHz，数据宽度为8-bits，因此每个输出通道的最大输出速率为43.2Mbps。数据输入接口则为输入通道独享，与输出接口同样的时钟频率和数据宽度，因此输入通道支持的最大输入速率为216Mbps。本实用新型的PCI接口可实现528MB/s的DMA传输速率。
权利要求1.一种数据分配卡，其特征在于包括PCI接口单元、数据缓存单元和控制逻辑单元，PCI接口单元包括PCI接口和PCI控制器，数据缓存单元包括多个FIFO芯片，每路输入或输出数据通道使用一片FIFO芯片，控制逻辑单元包括两片可删除可编写逻辑芯片，一片可删除可编写逻辑芯片用来控制及读取各FIFO芯片的状态，另一片可删除可编写逻辑芯片用来控制各FIFO芯片的寻址及数据读/写；节目播出过程中，PCI控制器与可删除可编程逻辑芯片相互通信，控制将从PCI接口输入的数据通过直接存储器存取方式写入各输入或输出数据通道的FIFO芯片中；节目录入过程中，PCI控制器与可删除可编程逻辑芯片相互通信，控制将写入各FIFO芯片中的数据通过直接存储器存取方式从PCI接口输出。
2.根据权利要求1所述的一种数据分配卡，其特征在于所述的PCI控制器为PLX公司生产的PCI-9656控制器。
3.根据权利要求1所述的一种数据分配卡，其特征在于所述FIFO芯片为IDT公司生产的大容量、高速FIFO芯片IDT72V36110。
4.根据权利要求1所述的一种数据分配卡，其特征在于控制逻辑单元为Lattice公司生产的EPLD芯片。
5.根据权利要求1所述的一种数据分配卡，其特征在于用来控制及读取各FIFO芯片的状态的可删除可编写逻辑芯片为Lattice公司生产的EPLD芯片ispMACH4256。
6.根据权利要求1所述的一种数据分配卡，其特征在于用来控制各FIFO芯片的寻址及数据读/写的可删除可编写逻辑芯片为Lattice公司生产的EPLD芯片ispMACH4128。
7.根据权利要求1所述的一种数据分配卡，其特征在于多路数据输出通道通过时分方式共享数据输出接口。
8.根据权利要求1所述的一种数据分配卡，其特征在于数据输入通道独享数据输入接口。
专利摘要一种数据分配卡，包括由PCI接口和PCI控制器组成的PCI接口单元、由多个FIFO芯片组成的数据缓存单元和由两片可删除可编写逻辑芯片组成的控制逻辑单元，每路输入或输出数据通道使用一片FIFO芯片，一片可删除可编写逻辑芯片用来控制及读取各FIFO芯片的状态，另一片用来控制各FIFO芯片的寻址及数据读/写；节目播出过程中，PCI控制器与控制逻辑单元相互通信，控制将从PCI接口输入的数据写入各输入或输出数据通道的FIFO芯片中；节目录入过程中，PCI控制器与控制逻辑单元相互通信，控制将写入各FIFO芯片中的数据从PCI接口输出。本实用新型具有可靠性高、可扩展性好、环境适应性强等优点。
文档编号G06F13/38GK2739703SQ20042004999
公开日2005年11月9日 申请日期2004年5月20日 优先权日2004年5月20日
发明者张光磊 申请人:北京广维通科技发展有限公司