专利名称：数据传输系统和数据传输方法
技术领域：
本发明涉及数据传输系统和数据传输方法，并且更具体而言，本发明涉及用于保证各种系统中的图像显示功能或图像捕获功能正常操作的技术。
背景技术：
在具有图像显示功能的系统中，当图像显示装置启动图像显示操作时，图像显示控制器请求DMA控制器将图像数据从存储了图像数据的存储器(例如SDRAM)传输到缓冲存储器(FIFO存储器)。响应于来自图像显示控制器的DMA传输请求，DMA控制器经由总线将图像数据从存储器传输到FIFO存储器。当图像显示控制器依次将存储在FIFO存储器中的图像数据输出到图像显示装置时，图像被显示在图像显示装置上。另外，在图像显示装置执行图像显示的同时，当FIFO存储器中不再存在空闲区域时，图像显示控制器中止DMA传输请求，并且当FIFO存储器中出现新的空闲区域时，重新启动DMA传输请求。
另一方面，在具有图像捕获功能的系统中，当启动图像捕获操作时，图像捕获控制器将顺序输入到其中的图像数据存储在FIFO存储器中，并且请求DMA控制器将图像数据从FIFO存储器传输到存储图像数据的存储器中。响应于来自图像捕获控制器的DMA传输请求，DMA控制器将图像数据经由总线从FIFO存储器传输到存储器中。另外，在执行图像捕获操作的同时，当在FIFO存储器中不再存有图像数据时，图像捕获控制器中止DMA传输请求，并且当新的图像数据被存储在FIFO存储器中时，重新启动DMA传输请求。
另外，日本未实审专利申请公布No.2001-184301公开了一种技术，该技术用于在如下的数据传输系统中实现无需完全占用总线的图像数据传输，所述数据传输系统包括主机设备、用于存储主机设备产生的图像数据的图像存储器，以及用于将从图像存储器读取的图像数据传输到输出设备的输出接口单元，所有这些组件都经由总线互连。更具体而言，FIFO存储器被用作输出接口单元中的图像缓冲存储器，FIFO存储器将积累的图像数据信息报告给总线仲裁电路。基于来自FIFO存储器中的报告内容，总线仲裁电路改变关于设备中提供的数据传输处理电路的总线使用的优先级以使之成为总线主控(bus master)。例如，当设置FIFO存储器的“几乎满”标志时，总线仲裁电路通过降低图像数据传输的优先级，来提示停止将图像数据写入FIFO存储器，并且当设置FIFO存储器的“几乎空”标志时，总线仲裁电路通过提高图像数据传输的优先级，来提示将图像数据写入FIFO存储器。
在具有图像显示功能的系统中，如果存在多个(例如3个)经由总线访问存储器的总线主控(包括DMA控制器)，并且在多个总线主控之间，同时发生对存储器的访问，这些总线主控则以相同频次顺序执行对存储器的访问。当对存储器的访问同时发生在多个总线主控之间，同时图像显示装置执行图像显示操作时，由于DMA控制器对存储器的访问只执行一次，而总线主控对存储器的访问被执行三次，因此在存储器和FIFO存储器之间的吞吐量(单位时间内的数据传输量)被减小到当多个总线主控之间没有同时发生对存储器的访问时可获得的吞吐量的1/3。另外，由于由多个总线主控所访问的存储器通常具有多个访问区域，这些访问区域中的每一个被分配给每个总线主控，因此当访问存储器的总线主控被另一总线主控所替代时，可能发生页丢失，从而进一步降低存储器和FIFO存储器之间的吞吐量。
当被图像显示装置所显示的图像尺寸很小时，由于存储器和FIFO存储器之间的所需吞吐量很低，因此不会导致图像显示功能的吞吐量降低。但是，对于最近图像尺寸不断增大的趋势，在存储器和FIFO存储器之间需要更高的吞吐量。因此，如果由于无法稳定地执行从存储器到FIFO存储器的数据传输而降低了存储器和FIFO存储器之间的吞吐量，那么为了使图像显示装置显示图像而被写入到FIFO存储器中的图像数据(即去往图像显示装置的图像数据输出)就会不够，从而导致诸如移动图像之类连续图像的中断，因此无法正常执行图像显示。这个问题对于图像捕获功能也存在。如果在多个总线主控之间同时发生对存储器的访问，同时执行图像捕获操作，则无法稳定地执行从FIFO存储器到存储器的数据传输，并且因此，从FIFO存储器中读出的图像捕获的图像数据就会不够。这样一来，FIFO存储器溢出，从而无法正常执行图像捕获。
另外，在日本未实审专利申请公布No.2001-184301所公开的技术中，即使在其他设备没有请求数据传输以成为总线主控时，由于在建立FIFO存储器的“几乎满”标志之后到建立FIFO存储器的“几乎空”标志之前，不执行从图像存储器到FIFO存储器的图像数据传输，因此在图像存储器和FIFO存储器之间的吞吐量还是会被无益地降低。另外，由于每次图像数据传输量几乎等于FIFO存储器的容量，因此每次图像数据传输所需的时间都非常长，想要成为总线主控的其他设备被迫停止一段很长时间，从而降低了总线的使用效率(总线的响应能力)。
发明内容
本发明的目标是在不降低总线使用效率的情况下通过提高存储器和缓冲存储器之间的吞吐量，来确保系统功能(图像显示功能或图像捕获功能)的正常操作。
在本发明的第一方面中，被顺序输出到数据使用装置的数据被临时存储在缓冲存储器中。例如，数据使用装置是图像显示装置，并且存储在缓冲存储器中的数据是用于图像显示装置的图像显示的图像数据。存储器由至少一个存储器访问电路经由总线所访问。数据传输电路执行经由总线从存储器到缓冲存储器的数据传输。在如下的第一时刻到第二时刻之间，数据传输电路在占用总线的状态下执行从存储器到缓冲存储器的数据传输所述第一时刻是当缓冲存储器中的数据量少于第一预定量时，所述第二时刻是当缓冲存储器中的数据量超过第二预定量时，其中第二预定量大于第一预定量。
因此，从缓冲存储器中的数据量少于第一预定量的时刻，到缓冲存储器中的数据量超过第二预定量的时刻之间，数据传输电路可以在所有时间执行数据传输(包括访问存储器)，而不让存储器访问电路访问存储器。这样一来，由于提高了存储器和缓冲存储器之间的吞吐量，因此可以可靠地防止写入到缓冲存储器中以用于图像显示装置的图像显示的图像数据不够的情况发生。因此，可以可靠地避免图像显示功能的异常操作，例如连续图像的中断。另外，即使存储器中的多个访问区域被分配给每个访问电路(存储器访问电路和数据传输电路)，也不会在从缓冲存储器中的数据量少于第一预定量的时刻，到缓冲存储器中的数据量超过第二预定量的时刻之间发生页丢失，因此，可以避免由于页丢失而引起的存储器和缓冲存储器之间的吞吐量下降。
另外，即使缓冲存储器中的数据量超过第二预定值之后，如果不存在存储器访问电路对存储器的访问请求，或者如果虽然存储器访问电路以及数据传输电路对存储器的访问同时发生，但是数据传输电路对存储器的访问的优先级高于存储器访问电路对存储器的访问的优先级，那么由于从存储器到缓冲存储器的数据传输被执行，因此可以避免在存储器和缓冲存储器之间的吞吐量下降。另外，例如，通过将第一预定量和第二预定量之间的差值设置为最小量以确保图像显示功能的正常操作，可以将数据传输电路占用总线的时间抑制到所需的最小值，从而可以避免降低总线的使用效率。
在本发明第一方面的优选示例中，仲裁电路对来自存储器访问电路的访问请求和来自数据传输电路的访问请求进行仲裁，以将对存储器的访问赋予存储器访问电路和数据传输电路之一。空位(vacancy)控制器在缓冲存储器中的数据量少于第一预定量时激活紧急信号，并且在缓冲存储器中的数据量超过第二预定量时去活紧急信号。在紧急信号被激活期间，无论来自存储器访问电路的访问请求是怎样的，仲裁电路都保持将对存储器的访问赋予数据传输电路。利用这种配置，可以通过提高吞吐量来容易地确保图像显示功能的正常操作。
在本发明的第二方面中，从数据提供装置顺序捕获的数据被临时存储在缓冲存储器中。例如，数据提供装置是顺序提供图像数据的图像提供装置。存储器由至少一个存储器访问电路经由总线所访问。数据传输电路执行经由总线从缓冲存储器到存储器的数据传输。在如下的第一时刻到第二时刻之间，数据传输电路在占用总线的状态下执行数据传输所述第一时刻是当缓冲存储器中的数据量超过第一预定量时，所述第二时刻是当缓冲存储器中的数据量少于第二预定量时，其中第二预定量小于第一预定量。
因此，从缓冲存储器中的数据量超过第一预定量的时刻，到缓冲存储器中的数据量少于第二预定量的时刻之间，数据传输电路可以在所有时间执行数据传输(包括访问存储器)，而不让存储器访问电路访问存储器。这样一来，由于提高了存储器和缓冲存储器之间的吞吐量，因此可以可靠地防止从缓冲存储器中读取的图像捕获的图像数据不够的情况发生。因此，可以可靠地避免由于缓冲存储器溢出而引起的图像捕获的异常。另外，即使存储器中的多个访问区域被分配给每个访问电路(存储器访问电路和数据传输电路)时，也不会在从缓冲存储器中的数据量超过第一预定量的时刻，到缓冲存储器中的数据量少于第二预定量的时刻之间发生页丢失，因此，可以避免由于页丢失而引起的存储器和缓冲存储器之间的吞吐量下降。
另外，即使在缓冲存储器中的数据量少于第二预定值之后，如果不存在存储器访问电路对存储器的访问请求，或者如果虽然存储器访问电路以及数据传输电路对存储器的访问同时发生，但是数据传输电路对存储器的访问的优先级高于存储器访问电路对存储器的访问的优先级，那么由于从缓冲存储器到存储器的数据传输被执行，因此可以避免存储器和缓冲存储器之间的吞吐量下降。另外，例如，通过将第一预定量和第二预定量之间的差值设置为最小量以确保图像捕获功能的正常操作，可以将数据传输电路占用总线的时间抑制到所需的最小值，从而可以避免降低总线的使用效率。
在本发明第二方面的优选示例中，仲裁电路对来自存储器访问电路的访问请求和来自数据传输电路的访问请求进行仲裁，以将对存储器的访问赋予存储器访问电路和数据传输电路之一。空位控制器在缓冲存储器中的数据量超过第一预定量时激活紧急信号，并且在缓冲存储器中的数据量少于第二预定量时去活紧急信号。在紧急信号被激活期间，无论来自存储器访问电路的访问请求是怎样的，仲裁电路都保持将对存储器的访问赋予数据传输电路。利用这种配置，可以通过提高吞吐量来容易地确保图像捕获功能的正常操作。
在本发明第一或第二方面的优选示例中，提供了利用寄存器值指定第一预定量的第一寄存器和利用寄存器值指定第二预定量的第二寄存器中的至少一个。因此，可以改变第一和第二预定量中的至少一个。这样，由于可以改变数据传输电路占用总线的开始时刻和结束时刻中的至少一个，因此本发明可以正确地应对各种系统。
从下面结合附图的详细描述中，本发明的本质、原理和效用将变得更加明显，在附图中以相同标号指代相同部分，附图中图1是示出了本发明第一实施例的框图；图2是示出了图1所示图像显示控制器的操作概述的解释图；图3是示出了第一实施例中的数据流概述的解释图；图4是示出了本发明比较性示例的框图；图5是示出了本发明比较性示例中的数据流概述的解释图；图6是示出了本发明比较性示例中的数据流概述的解释图；图7是示出了本发明第二实施例的框图；以及图8是示出了图7所示图像捕获控制器的操作概述的解释图。
具体实施例方式
在下文中，将参考附图来描述本发明的优选实施例。
图1示出了本发明第一实施例的框图。具有图像显示功能的系统10包括CPU 12和14(存储器访问电路)、DMA控制器16(数据传输电路)、总线仲裁器18(仲裁电路)、SDRAM控制器20、SDRAM 22(存储器)、总线24、图像显示控制器26和图像显示装置28(数据使用装置)。
CPU 12和14是连接到总线24的总线主控，其用于执行音频处理或各种指令。CPU 12在总线24被使用时激活去往总线仲裁器18的总线使用请求信号RQ1，并且在通过来自总线仲裁器18的总线使用准许信号EN1的激活而得知捕获到总线权时，通过总线24和SDRAM控制器20来访问SDRAM 22(即将数据写入SDRAM 22或者从SDRAM 22中读取数据)。CPU 14在总线24被使用时激活去往总线仲裁器18的总线使用请求信号RQ2，并且在通过来自总线仲裁器18的总线使用准许信号EN2的激活而得知捕获到总线权时，通过总线24和SDRAM控制器20来访问SDRAM 22。
DMA控制器16是连接到总线24的总线主控，并且响应于来自图像显示控制器26的DMA传输请求信号DRQ的激活而激活去往总线仲裁器18的总线使用请求信号RQ3，并且在通过来自总线仲裁器18的总线使用准许信号EN3的激活而得知捕获到总线权时，将图像数据通过总线24和SDRAM控制器20从SDRAM 22传输到图像显示控制器26中的FIFO存储器FM1(缓冲存储器)。
响应于来自CPU 12和14以及DMA控制器16的总线使用请求信号RQ1到RQ3，总线仲裁器18在来自图像显示控制器26的紧急信号EMG去活(deactivation)期间，通过激活总线使用准许信号EN1到EN3之一，将总线24的总线权赋予CPU 12和14以及DMA控制器16之一。总线仲裁器18在来自图像显示控制器26的紧急信号EMG激活期间，无论来自CPU 12和14的总线使用请求信号RQ1和RQ2是怎样的，都通过激活总线使用准许信号EN3而保持将总线权始终赋予DMA控制器16。就是说，在来自图像显示控制器26的紧急信号EMG激活期间，CPU 12和14对SDRAM 22的访问被禁止。
SDRAM控制器20充当接口电路，其允许CPU 12和14以及DMA控制器16访问SDRAM 22。SDRAM 22经由SDRAM控制器20被连接到总线24，并且被CPU 12和14和DMA控制器16所访问。总线24与CPU12和14、DMA控制器16以及SDRAM控制器20(SDRAM 22)互连，从而允许在它们之间进行数据交换。
图像显示控制器26包括FIFO存储器FM1、第一寄存器R11、第二寄存器R12和空位控制器VC1，其中所述FIFO存储器FMI用于临时存储将提供到图像显示装置28的图像数据。当FIFO存储器FM1中的数据量少于寄存器R11中的寄存器值所指示的数据量(第一预定量)时，空位控制器VC1激活紧急信号EMG。当FIFO存储器FM1中的数据量超过寄存器R12中的寄存器值所指示的数据量(第二预定量)时，空位控制器VC1去活紧急信号EMG。
寄存器R11和R12例如可以经由不同于总线24的总线(未示出)来设置寄存器值。寄存器R11和R12中的寄存器值被预先设置，以使第二预定量大于第一预定量。在将图像数据输出到图像显示装置28(即图像显示装置28的图像显示操作)期间，如果在FIFO存储器FM1中存在任何空闲区域，图像显示控制器26则激活去往DMA控制器16的DMA传输请求信号DRQ，并且如果在FIFO存储器FM1中不存在空闲区域，图像显示控制器26则去活去往DMA控制器16的DMA传输请求信号DRQ。图像显示装置28使用从图像显示控制器26顺序输出的图像数据来执行图像显示操作。
图2示出了图1所示图像显示控制器26的操作概述。在该示例中，FIFO存储器FM1具有64堆栈的配置。第一预定量(由寄存器R11的寄存器值所指示的数据量)是对应于FIFO存储器FM1中四个堆栈的数据量。第二预定量(由寄存器R12的寄存器值所指示的数据量)是对应于FIFO存储器FM1中十个堆栈的数据量。
在图像显示装置28的图像显示期间，例如，当在FIFO存储器FM1的数据量是对应于12个堆栈的数据量的情况下，DMA控制器16对SDRAM 22的访问与CPU 12和14对SDRAM 22的访问同时发生时，如果从SDRAM 22以DMA传输到FIFO存储器FM1的图像数据量少于从FIFO存储器FM1输出到图像显示装置28的数据量，则FIFO存储器FM1中的数据量开始减少。
当FIFO存储器FM1中的数据量减小到对应于四个堆栈的数据量(第一预定量)时，空位控制器VC1激活紧急信号EMG。因此，CPU 12和14对SDRAM 22的访问被禁止，并且在总线24被占用的状态下，执行DMA控制器16对SDRAM 22的访问(数据从SDRAM 22传输到FIFO存储器FM1)。这样，从SDRAM 22以DMA传输到FIFO存储器FM1的图像数据量变得大于从FIFO存储器FM1输出到图像显示装置28的图像数据量，因此，FIFO存储器FM1中的数据量可以上升。当FIFO存储器FM1中的数据量上升到对应于十个堆栈的数据量(第二预定量)时，空位控制器VC1去活紧急信号EMG。因此，CPU 12和14对SDRAM 22的访问从禁止状态中被释放。
图3示出了第一实施例中的数据流概述。图中网状箭头的粗度对应于吞吐量。本示例对应于在激活紧急信号EMG期间的数据流。在激活紧急信号EMG期间(即，在FIFO存储器FM1中的数据量小于第一预定量之后到FIFO存储器FM1中的数据量超过第二预定量之前的时间段期间)，由于CPU 12和14对SDRAM 22的访问被禁止，因此可以使SDRAM 22和总线24之间的吞吐量等于FIFO存储器FM1和总线24之间的吞吐量。就是说，SDRAM 22和缓冲存储器FM1之间的吞吐量被提高。因此，可以可靠地防止写入到FIFO存储器FM1中以用于图像显示装置28的图像显示的图像数据不够的情况发生。
另外，即使在FIFO存储器FM1中的数据量超过第二预定量之后，如果不存在CPU 12和14对SDRAM 22的访问，或者如果虽然CPU 12和14以及DMA控制器16对SDRAM 22的访问同时发生，但是DMA控制器16对SDRAM 22的访问的优先级高于CPU 12和14对SDRAM 22的访问的优先级，那么由于从SDRAM 22到FIFO存储器FM1的图像数据传输被执行，因此在SDRAM 22和FIFO存储器FM1之间的吞吐量下降也会被抑制。
图4示出了本发明的比较性示例。在以下对本发明比较性示例的描述中，用相同标号指代与第一实施例的描述(图1)中相同的元件，并且将省略其详细解释。本发明比较性示例的系统90包括总线仲裁器92和图像显示控制器94，用以替代第一实施例中的总线仲裁器18和图像显示控制器26。除了该配置之外，系统90与第一实施例中的系统10的配置相同。总线仲裁器92的操作与在第一实施例的总线仲裁器18中的紧急信号EMG去活期间的操作相同。图像显示控制器94具有如下配置，其中，从第一实施例的图像显示控制器26中去除掉寄存器R11和R12以及空位控制器VC1。
图5和图6示出了本发明比较性示例中的数据流概述。图5对应于在CPU 12和14对SDRAM 22的访问没有与DMA控制器16对SDRAM 22的访问同时发生时的数据流。图6对应于在CPU 12和14对SDRAM 22的访问与DMA控制器16对SDRAM 22的访问同时发生时的数据流。与图3类似，图5和图6中的网状箭头的粗度对应于吞吐量。
如图5所示，当CPU 12和14对SDRAM 22的访问没有与DMA控制器16对SDRAM 22的访问同时发生时，在SDRAM 22和总线24之间的吞吐量与FIFO存储器FM1和总线24之间的吞吐量相等。因此，不会出现写入到缓冲存储器FM1中以用于图像显示装置28的图像显示的图像数据不够的情况。
相反，当CPU 12和14对SDRAM 22的访问与DMA控制器16对SDRAM 22的访问同时发生时，由于CPU 12和14以及DMA控制器16对SDRAM 22的访问是以相同频次顺序执行的，因此在对SDRAM 22的访问被执行三次时，DMA控制器16对SDRAM 22的访问只执行一次。因此，如图6所示，在FIFO存储器FM1和总线24之间的吞吐量被减小到图5中可获得的吞吐量的大约1/3。这样一来，被写入到FIFO存储器FM1中以用于图像显示装置28的图像显示的图像数据就会不够，从而导致连续图像中断，因此无法正常执行图像显示。另外，如果SDRAM 22中的多个访问区域被分配给每个总线主控(CPU 12和14以及DMA控制器16)，那么当总线主控被另一总线主控所取代时，可能发生页丢失，从而进一步降低SDRAM 22和FIFO存储器FM1之间的吞吐量。
从以上描述中可知，在第一实施例中，在来自图像显示控制器26的紧急信号EMG的激活期间，DMA控制器16可以在所有时间执行图像数据传输，而不让CPU 12和14访问SDRAM 22。这样一来，由于提高了SDRAM 22和FIFO存储器FM1之间的吞吐量，因此可以可靠地防止写入到FIFO存储器FM1中以用于图像显示装置28的图像显示的图像数据不够的情况发生。因此，可以可靠地避免图像显示的异常情况，例如诸如移动图像之类的连续图像的中断。另外，即使SDRAM 22中的多个访问区域被分配给每个总线主控(CPU 12和14以及DMA控制器16)，也不会在紧急信号EMG激活期间发生页丢失，因此，可以避免由于页丢失而引起的SDRAM 22和FIFO存储器FM1之间的吞吐量下降。
另外，即使在紧急信号EMG去活之后，如果不存在CPU 12和14对SDRAM 22的访问，或者如果虽然CPU 12和14以及DMA控制器16对SDRAM 22的访问同时发生，但是DMA控制器16对SDRAM 22的访问的优先级高于CPU 12和14对SDRAM 22的访问的优先级，那么由于从SDRAM 22到FIFO存储器FM1的图像数据传输被执行，因此可以避免在SDRAM 22和FIFO存储器FM1之间的吞吐量下降。另外，由于可以通过改变寄存器R11和R12的寄存器值来改变DMA控制器16占用总线的开始时刻和结束时刻，因此本发明可能正确地应对各种系统。例如，通过设置寄存器R11和R12的寄存器值，使得第一预定量和第二预定量之间的差值最小化以确保图像显示功能的正常操作，可以将DMA控制器16占用总线的时间抑制到所需的最小值，从而提高了总线24的使用效率。
图7示出了本发明的第二实施例。在以下对第二实施例的描述中，用相同标号指代与第一实施例的描述(图1)中相同的元件，并且将省略其详细解释。具有图像捕获功能的系统50包括CPU 12和14(存储器访问电路)、DMA控制器52(数据传输电路)、总线仲裁器18(仲裁电路)、SDRAM控制器20、SDRAM 22(存储器)、总线24、图像捕获控制器54和图像提供装置56(数据提供装置)。
DMA控制器52是连接到总线24的总线主控，并且响应于来自图像捕获控制器54的DMA传输请求信号DRQ的激活而激活去往总线仲裁器18的总线使用请求信号RQ3，并且在通过来自总线仲裁器18的总线使用准许信号EN3的激活而得知捕获到总线权时，将图像数据通过总线24和SDRAM控制器20从图像捕获控制器54中的FIFO存储器FM2(缓冲存储器)传输到SDRAM 22。
图像捕获控制器54包括FIFO存储器FM2、第一寄存器R21、第二寄存器R22和空位控制器VC2，其中所述FIFO存储器FM2用于临时存储从图像提供装置56中顺序提供的图像数据。当FIFO存储器FM2中的数据量超过寄存器R21中的寄存器值所指示的数据量(第一预定量)时，空位控制器VC2激活紧急信号EMG。当FIFO存储器FM2中的数据量小于寄存器R22中的寄存器值所指示的数据量(第二预定量)时，空位控制器VC1去活紧急信号EMG。
寄存器R21和R22例如可以经由不同于总线24的总线(未示出)来设置寄存器值。寄存器R21和R22中的寄存器值被预先设置，以使第二预定量小于第一预定量。在来自图像提供装置56的图像数据被输入(即图像捕获操作)期间，如果图像数据被存储在FIFO存储器FM2中，图像捕获控制器54则激活去往DMA控制器52的DMA传输请求信号DRQ，并且如果图像数据没有被存储在FIFO存储器FM2中，图像捕获控制器54则去活去往DMA控制器52的DMA传输请求信号DRQ。图像提供装置56将图像数据顺序提供给图像捕获控制器54。
图8示出了图7所示图像捕获控制器54的操作概述。在该示例中，FIFO存储器FM2具有64堆栈的配置。第一预定量(由寄存器R21的寄存器值所指示的数据量)是对应于FIFO存储器FM2中60个堆栈的数据量。第二预定量(由寄存器R22的寄存器值所指示的数据量)是对应于FIFO存储器FM2中54个堆栈的数据量。
在图像捕获操作期间，当在FIFO存储器FM2中的数据量是对应于53个堆栈的数据量的情况下，DMA控制器52对SDRAM 22的访问与CPU 12和14对SDRAM 22的访问同时发生时，如果从FIFO存储器FM2以DMA传输到SDRAM 22的图像数据量少于通过图像捕获而存储到FIFO存储器FM2中的图像数据量，则FIFO存储器FM2中的数据量开始上升。
当FIFO存储器FM2中的数据量上升到对应于60个堆栈的数据量(第一预定量)时，空位控制器VC2激活紧急信号EMG。因此，CPU 12和14对SDRAM 22的访问被禁止，并且DMA控制器52在总线24被占用的状态下执行对SDRAM 22的访问(从FIFO存储器FM2到SDRAM22的数据传输)。这样，从FIFO存储器FM2以DMA传输到SDRAM 22的图像数据量变得大于通过图像捕获而存储到FIFO存储器FM2中的图像数据量，因此，FIFO存储器FM2中的数据量开始下降。当FIFO存储器FM2中的数据量下降到对应于54个堆栈的数据量(第二预定量)时，空位控制器VC2去活紧急信号EMG。因此，CPU 12和14对SDRAM 22的访问从禁止状态中被释放。
从以上描述中可知，在第二实施例中，在来自图像捕获控制器54的紧急信号EMG的激活期间，DMA控制器52可以在所有时间执行图像数据传输，而不让CPU 12和14访问SDRAM 22。这样一来，由于提高了SDRAM 22和FIFO存储器FM2之间的吞吐量，因此可以可靠地防止从FIFO存储器FM2中读取的图像捕获的图像数据不够的情况发生。因此，可以可靠地避免由于FIFO存储器FM2溢出而引起图像捕获中的异常情况。另外，以与第一实施例类似的方式，即使SDRAM 22中的多个访问区域被分配给每个总线主控(CPU 12和14以及DMA控制器52)，也不会在紧急信号EMG激活期间发生页丢失，因此，可以避免由于页丢失而引起的SDRAM 22和FIFO存储器FM2之间的吞吐量下降。
另外，即使在紧急信号EMG被去活之后，如果不存在CPU 12和14对SDRAM 22的访问，或者如果虽然CPU 12和14以及DMA控制器52对SDRAM 22的访问同时发生，但是DMA控制器52对SDRAM 22的访问的优先级高于CPU 12和14对SDRAM 22的访问的优先级，那么由于从FIFO存储器FM2到SDRAM 22的图像数据传输被执行，因此可以避免SDRAM 22和FIFO存储器FM2之间的吞吐量下降。另外，由于可以通过改变寄存器R11和R12的寄存器值来改变DMA控制器52占用总线的开始时刻和结束时刻，因此本发明可能正确地应对各种系统。例如，通过设置寄存器R11和R12的寄存器值，使得第一预定量和第二预定量之间的差值最小化以确保图像捕获能的正常操作，可以将DMA控制器52占用总线的时间抑制到所需的最小值，从而提高了总线24的使用效率。
虽然在第一和第二实施例中已经分别示出了指定紧急信号EMG的激活时刻和去活时刻的第一和第二寄存器，但是本发明并不局限于这些实施例。例如，如果只需要改变紧急信号EMG的去活时刻，则可以通过固定第一预定量而去除第一寄存器，或者如果只需要改变紧急信号EMG的激活时刻，则可以通过固定第二预定量而去除第二寄存器。可替换地，如果紧急信号EMG的去活和激活时刻都不需要改变，则可以通过固定第一和第二预定量两者而去除第一和第二寄存器。在这些情况下，由于第一和第二寄存器中的至少一个是不必要的，因此可以实现简单的系统配置，并且可以缩短系统开发时间。
在以上描述中，本发明被应用于第一和第二实施例中的图像数据传输，但是本发明并不局限于这些实施例。本发明可以应用于除图像数据之外的其他数据(音频数据)的传输。
本发明并不局限于上述实施例，并且可以在不脱离本发明的精神和范围的情况下对其进行各种修改。可以对部分组件或全部组件进行改进。
权利要求
1.一种数据传输系统，包括缓冲存储器，用于临时存储被顺序输出到数据使用装置的数据；存储器，该存储器被至少一个存储器访问电路经由总线所访问；以及数据传输电路，该数据传输电路执行经由所述总线从所述存储器到所述缓冲存储器的数据传输，其中从如下的第一时刻到第二时刻之间，所述数据传输电路在占用所述总线的状态下执行所述数据传输，所述第一时刻是当所述缓冲存储器中的数据量少于第一预定量时，所述第二时刻是当所述缓冲存储器中的数据量超过大于所述第一预定量的第二预定量时。
2.如权利要求1所述的数据传输系统，还包括仲裁电路，所述仲裁电路对来自所述存储器访问电路的访问请求和来自所述数据传输电路的访问请求进行仲裁，以将对所述存储器的访问赋予所述存储器访问电路和所述数据传输电路之一；以及空位控制器，该空位控制器在所述缓冲存储器中的数据量少于所述第一预定量时激活紧急信号，并且在所述缓冲存储器中的数据量超过所述第二预定量时去活所述紧急信号，其中在所述紧急信号激活期间，所述仲裁电路保持将对所述存储器的访问赋予所述数据传输电路，而不理会来自所述存储器访问电路的访问请求。
3.如权利要求1所述的数据传输系统，还包括利用寄存器值指定所述第一预定量的第一寄存器和利用寄存器值指定所述第二预定量的第二寄存器中的至少一个。
4.如权利要求1所述的数据传输系统，其中所述数据使用装置是图像显示装置，并且存储在所述缓冲存储器中的数据是用于所述图像显示装置的图像显示的图像数据。
5.一种数据传输系统，包括缓冲存储器，用于临时存储从数据提供装置顺序捕获的数据；存储器，该存储器被至少一个存储器访问电路经由总线所访问；以及数据传输电路，该数据传输电路执行经由所述总线从所述缓冲存储器到所述存储器的数据传输，其中从如下的第一时刻到第二时刻之间，所述数据传输电路在占用所述总线的状态下执行所述数据传输，所述第一时刻是当所述缓冲存储器中的数据量超过第一预定量时，所述第二时刻是当所述缓冲存储器中的数据量少于小于所述第一预定量的第二预定量时。
6.如权利要求5所述的数据传输系统，还包括仲裁电路，所述仲裁电路对来自所述存储器访问电路的访问请求和来自所述数据传输电路的访问请求进行仲裁，以将对所述存储器的访问赋予所述存储器访问电路和所述数据传输电路之一；以及空位控制器，该空位控制器在所述缓冲存储器中的数据量超过所述第一预定量时激活紧急信号，并且在所述缓冲存储器中的数据量少于所述第二预定量时去活所述紧急信号，其中在所述紧急信号激活期间，所述仲裁电路保持将对所述存储器的访问赋予所述数据传输电路，而不理会来自所述存储器访问电路的访问请求。
7.如权利要求5所述的数据传输系统，还包括利用寄存器值指定所述第一预定量的第一寄存器和利用寄存器值指定所述第二预定量的第二寄存器中的至少一个。
8.如权利要求5所述的数据传输系统，其中所述数据提供装置是顺序提供图像数据的图像提供装置。
9.一种数据传输方法，其包括执行经由总线从存储器到缓冲存储器的数据传输的步骤，其中所述存储器被至少一个存储器访问电路经由所述总线所访问，并且所述缓冲存储器用于临时存储被顺序输出到数据使用装置的数据，其中从如下的第一时刻到第二时刻之间，在占用所述总线的状态下执行所述数据传输，所述第一时刻是当所述缓冲存储器中的数据量少于第一预定量时，所述第二时刻是当所述缓冲存储器中的数据量超过大于所述第一预定量的第二预定量时。
10.一种数据传输方法，其包括执行经由总线从缓冲存储器到存储器的数据传输的步骤，其中所述存储器被至少一个存储器访问电路经由所述总线所访问，并且所述缓冲存储器用于临时存储从数据提供装置顺序捕获的数据，其中从如下的第一时刻到第二时刻之间，在占用所述总线的状态下执行所述数据传输，所述第一时刻是当所述缓冲存储器中的数据量超过第一预定量时，所述第二时刻是当所述缓冲存储器中的数据量少于小于所述第一预定量的第二预定量时。
全文摘要
本发明公开了一种数据传输系统，其包括缓冲存储器、存储器和数据传输电路。缓冲存储器临时存储顺序输出到数据使用装置的数据。存储器可由至少一个存储器访问电路经由总线所访问。数据传输电路经由总线执行从存储器到缓冲存储器的数据传输。在如下的第一时刻到第二时刻之间，数据传输电路在占用总线的状态下执行从存储器到缓冲存储器的数据传输所述第一时刻是当缓冲存储器中的数据量少于第一预定量时，所述第二时刻是当缓冲存储器中的数据量超过第二预定量时，其中第二预定量大于第一预定量。
文档编号G06F13/20GK1821985SQ20051008061
公开日2006年8月23日 申请日期2005年7月4日 优先权日2005年2月16日
发明者依田齐, 内海祐之 申请人:富士通株式会社