用处理灵敏度模型识别布局中制造问题区域的方法和装置的制作方法

专利名称：用处理灵敏度模型识别布局中制造问题区域的方法和装置的制作方法
技术领域：
本发明涉及集成电路的制造。更具体地，本发明涉及用处理灵敏度模型来识别布局中制造问题区域的方法和装置。
背景技术：
近年来通过在半导体制造技术方面的相应提高，实现了半导体集成度的急速发展。
半导体制造技术通常包括多种工艺，这些工艺涉及复杂的物理和化学相互作用。因为几乎不可能完全控制这些复杂的物理和化学相互作用，这些工艺通常会有能够导致集成电路的实际特性与预期特性不同的工艺偏差。如果这种差异过大，就会导致制造问题，而制造问题会降低产量和/或降低集成电路的性能。
因此为在经济上可行，半导体制造工艺必须相对于工艺偏差来说是鲁棒的(robust)，也就是说，它必须能够接受足够大范围的工艺偏差。(本说明书是在术语“焦深”的上下文中对本发明进行描述的，术语“焦深”一般涉及光刻技术中的工艺偏差。但对本领域技术人员来说显而易见的是，易于应用本发明以包含其它制造工艺偏差，如剂量偏差、抗蚀剂厚度偏差、蚀刻偏差、及掺杂偏差。)具体地说，焦深的改善将直接导致节约成本。这是因为通过减少在设备的检查、检修、及维护上所耗费的时间，改善焦深能够提高产量。此外，在制造期间遇到的实际工艺条件可能因多种原因而不同。例如，可能因化学机械抛光工艺步骤中的缺陷而产生晶片上的外形偏差。因此，对于在出现这些工艺偏差的条件下制造的芯片来说，改善焦深能够提高产量。
遗憾的是，改善焦深可能极具挑战性，在深亚微米(deep submicron)尺寸上尤其如此。为提高集成电路的可制造性(manufacturability)，设计者通常使用设计规则表，这些设计规则表指定在设计中能够使用何种尺寸及形状的特征。遗憾的是，在深亚微米尺寸上，设计规则表可能过大而不实用。此外，设计规则表可能限制过多，而这会使设计者不能取得最佳的器件性能。
因此，需要一种方法和装置，其可识别掩模布局中的制造问题区域，从而可对其进行校正，从而提高掩模布局的可制造性。

发明内容
本发明的一个实施例提供了一种系统，该系统可识别掩模布局中可能引发制造问题的区域。在操作中，所述系统创建一个对准目标工艺模型，其模拟标称(例如最优)工艺条件下的一种半导体生产工艺。所述系统还创建一个或多个偏离目标工艺模型，偏离目标工艺模型模拟在一个或多个任意(例如非最优)工艺条件下的半导体生产工艺。其后，系统计算用上述对准目标工艺模型及偏离目标工艺模型计算处理灵敏度模型。请注意，工艺模型(对准目标模型、偏离目标模型、或处理灵敏度模型)能够以多维(例如2D)函数来表示。所述系统随后用处理灵敏度模型识别掩模布局中的问题区域。具体地说，系统可通过用一个表示掩模布局的多维函数卷积处理灵敏度模型，来计算问题指标。此后，系统可通过将此问题指标的值与阈值加以比较，来识别问题区域。请注意，问题区域的识别可使问题区域能够被校正，从而提高掩模布局的可制造性。此外，利用处理灵敏度模型来识别问题区域，可减少识别问题区域所需要的计算时间。具体地说，所述处理灵敏度模型能够一次完成多个工艺条件的测试。此外，上述处理灵敏度模型能够为最终用户直接识别问题区域。因此，最终用户无需进行复杂计算以定性或定量地确定一个特征或一组特征相关的工艺错误的数量。
在该实施例的一个变化方案中，所述系统通过将一个解析模型拟合成标称(例如最优)工艺条件下的半导体生产工艺的工艺数据，来创建所述对准目标工艺模型。
在该实施例的一个变化方案中，所述系统通过将一个解析模型拟合成任意(例如非最优)工艺条件下半导体生产工艺的工艺数据，来创建所述一个或多个偏离目标工艺模型。
在该实施例的一个变化方案中，所述系统是在掩模布局上完成光学邻近校正(optical proximity correction，OPC)处理之前被执行的。在该实施例的另一变化方案中，系统是在掩模布局上完成了OPC处理之后进行操作的。
在该实施例的一个变化方案中，所述半导体生产工艺可包括光刻，蚀刻，化学机械抛光(CMP)，沟槽填充，或刻线(reticle)制造。
在该实施例的一个变化方案中，所述系统是在对掩模布局应用OPC处理之前、且在应用其它分辨率增强技术之后进行操作的。在该实施例的另一变化方案中，系统在对掩模布局应用一种或多种分辨率增强技术(包括OPC)之后进行操作。请注意，分辨率增强技术可包括(但不限于)交替相移掩模、辅助特征、双偶极照射、无铬相光刻(chromeless phase lithography，CPL)，或其它照射技术。


图1根据本发明的一个实施例示出了集成电路设计和制造中的各个步骤。
图2是一个流程图，其根据本发明的一个实施例示出了利用处理灵敏度模型来识别问题区域的过程。
图3A是一个2D函数的标绘图，该2D函数表示根据本发明一个实施例的一种对准目标(on-target)工艺模型。
图3B是一个2D函数的标绘图，该2D函数表示根据本发明一个实施例的一种偏离目标(off-target)工艺模型。
图3C是一个2D函数的标绘图，该2D函数表示根据本发明一个实施例的一种处理灵敏度模型。
图4A根据本发明的一个实施例示出了一个问题指标的1D标绘图。
图4B根据本发明的一个实施例示出了一个掩模布局中的区域，在该掩模布局中，问题指标高于或低于问题阈值。
图5根据本发明的一个实施例说明了如何利用处理灵敏度模型来识别掩模布局中一个很可能引起制造问题的区域。
具体实施例方式
集成电路的设计和制造图1根据本发明的一个实施例示出了集成电路的设计和制造中的各个步骤。该工艺开始于一个产品概念(步骤100)。其后，用一个集成电路来实现该产品概念，该集成电路是用电子设计自动化(EDA)软件来设计的(步骤110)。一旦电路设计完成，随即进行原型制造(taped-out)(步骤140)。在原型制造之后，所述工艺执行制造(步骤150)、封装和组装(步骤160)。所述工艺最后以芯片的制造作为结束(步骤170)。
EDA软件设计步骤110又包括多个子步骤，即系统设计(步骤112)、逻辑设计和功能验证(步骤114)、测试的合成及设计(步骤116)、设计规划(步骤118)、网表验证(netlist verification)(步骤120)、物理实现(步骤122)、分析摘录(步骤124)、物理验证(步骤126)、分辨率增强(步骤128)，以及掩模数据准备(步骤130)。
可在一个或多个上述步骤当中应用本发明。具体地说，可适当地修改Synopsys，Inc.推出的AFGen产品，以在一个掩模布局中确定辅助特征配置和/或尺寸。
工艺偏差半导体制造技术通常包括涉及复杂的物理和化学相互作用的多种工艺。由于几乎不可能完全控制这些复杂的物理和化学相互作用，因此这些工艺通常会导致集成电路的实际特性不同于预期特性的工艺偏差。若这种差别过大，就会导致集成电路产量下降和/或性能下降等制造问题。
工艺偏差可由多种原因产生。例如在光刻过程中，心轴的转速变化可能导致抗蚀层的厚度产生变化，而这种变化会导致反射率变化，反射率的变化又会导致图案的图像产生不希望有的变化。类似地，烤盘——其被用于将溶剂排出晶片之外，并在光刻胶上形成图案——可能具有热点或冷点，这会导致关键尺寸(CD)产生变化。同样，在旋涂过程中固定晶片的卡盘可能含有会在晶片表面产生“隆起”的微粒，这种隆起能够在光刻时导致散焦。请注意，除了其它原因之外，散焦也会因为卡盘不水平、或透镜有像差、或晶片不完全平而产生。
将工艺偏差分为两类，即随机工艺偏差和系统工艺偏差，是有益的。请注意术语“焦深”通常是作为一个通用术语(catch all term)使用的，用于描述随机工艺偏差和系统工艺偏差的大小。随机工艺偏差是指那些目前未使用解析模型来建模或模拟(model)的工艺偏差。另一方面，系统工艺偏差是指那些通常要用解析模型来建模或模拟的工艺偏差。例如，轴速偏差通常被分类为随机工艺偏差，而晶片表面形态偏差则通常是作为系统工艺偏差分类的。例如，图像倒角(patterncorner rounding)则以一种系统方式进行了补偿。请注意，研究人员一直试图通过建立模拟随机工艺偏差的新解析模型，来将随机工艺偏差转换成系统工艺偏差。
制造问题为了在经济上可行，半导体制造工艺相对于工艺偏差必须是鲁棒的(robust)，也就是说，它必须能够接受足够大范围的工艺偏差。请注意，提高工艺的鲁棒性可直接导致节约成本。例如通过改善焦深来提高工艺的鲁棒性可直接导致节约成本。这是因为改善焦深减少了在设备的检查、检修、及维护上所耗费的时间，从而增大了所加工的晶片数量。此外，改善焦深能够增加产量。由于这些原因，改善焦深能够显著提高利润。
此外，改善焦深随着制造工艺转向更小尺寸而变得更加重要，因为固有焦深在此类工艺中更快地变小。具体地说，在超亚微米级(deepsubmicron)的尺寸上，即使是焦深的微小改善也能在制造成本方面节约数百万美元。
不幸的是，改善焦深可能是极具挑战性的，特别是在深亚微米级尺寸上。为提高集成电路的可制造性，设计者通常使用设计规则表，设计规则表指定何时及怎样提取电路特征。不幸的是在深亚微米级尺寸上，这些设计规则表可能变得极大且不实用。而且，设计规则表可能限制过多，从而不必要地妨碍设计者，使其不能实现最佳方案。
识别掩模布局中的制造问题区域半导体制造中的一个圣杯(holy grail)就是，在掩模布局中的一点一举获得所有的工艺偏差信息。若得到了这个圣杯，就能够在图案制造之前识别并校正掩模布局中的问题区域，从而提高掩模布局的可制造性。例如，若设计者知道一个线条端很可能在制造时退后40nm，该设计者就能够利用这一信息在形成图案时调整其尺寸。
另外非常重要的是，应识别这些问题区域而不必耗费大量计算时间。请注意，可以通过模拟各种工艺条件，并通过比较所得图像，从而确定能够导致可制造性问题的区域，来识别问题区域。遗憾的是，此方案可能要求大量计算时间，因为它涉及运行多个复杂的仿真模型(例如OPC模型)。
作为替代方案，需要有一种方法，此方法能够迅速地在一个可使用的工艺窗口(process window)内告诉我们，某个结构是否是稳定的。也就是说，此结构可适当地印制，以使其功能符合设计容限。请注意，确定一个结构的稳定与否取决于层的类型。例如在一个金属层中，只要CD偏差不会引起电路短路或开路，那么即使是较大的CD偏差也可能是可接受的。反之在一个多晶硅层中，即使是非常小的CD变量都可能是不可接受的。
本发明的一个实施例提供了一种系统，用于在掩模布局中识别很可能引起制造问题的区域。具体地说，在本发明的一个实施例中，所述系统利用一个“处理灵敏度模型”(此模型可用一个参数化的多维函数和一组基本文件来表示)来查询图案并生成一个问题指标，该问题指标指示出在掩模布局的任一位置处，预计会出现的工艺偏差的数值。基于此工艺偏差的数值，设计者就能够确定，是否该工艺偏差可能在制造过程中引发问题，并采取适当的应对措施，例如移动或加宽该特征。
此外，在本发明的一个实施例中，系统利用算出的问题指标产生周线或轮廓(contour)。具体地说，该周线可通过将问题指标与一阈值加以比较来产生。请注意，产生周线可能是非常有用的，这是因为它可解释工艺偏差并直接识别问题区域。而且能够用一个标准的光强观测工具，如适当改型的Synopsys，Inc.推出的ICWorkbenchTM工具，来显示周线。
请注意，本发明的一个重要优点就是，本发明能够用一个单一的多维函数来捕获所有的处理灵敏度信息。请注意，为提高计算效率，通常是用一组多维函数的线性组合来表示一个多维函数，这组多维函数通常被称为基本函数。但从数学角度看，所述处理灵敏度模型仍可被视为一个单一的多维函数。而且，这种方式能够让系统直接识别问题区域。具体地说，系统可通过简单地利用另一个表示掩模布局的多维函数来卷积处理灵敏度模型，从而计算问题指标。系统随后可将问题指标与一阈值进行比较，从而识别制造问题区域，因此显著减少了识别制造问题区域所需的计算时间。
利用处理灵敏度模型识别问题区域图2是一个流程图，其根据本发明的一个实施例示出了识别问题区域的过程。
此过程开始于创建一个对准目标工艺模型，该模型模拟一种在标称(例如最优)工艺条件下的半导体处理技术(步骤202)。请注意，上述半导体处理技术可包括光刻、蚀刻、化学机械抛光(CMP)、沟槽填充，和/或其它技术，以及前述技术的组合。
其后，系统创建一个或多个偏离目标工艺模型，偏离目标工艺模型模拟在一个或多个任意(例如非最优)工艺条件下的半导体处理技术(步骤204)。
在本发明的一个实施例中，一个对准目标(或偏离目标)工艺模型是由一个多维函数来表示的。在本发明的另一实施例中，对准目标(或偏离目标)工艺模型是用一个参数化的多维函数和一组基本文件来表示的。此外在本发明的一个实施例中，创建对准目标工艺模型包括，将一个解析模型拟合成标称(例如最优)工艺条件下半导体生产工艺的工艺数据。另一方面，创建一个或多个偏离目标工艺模型可包括，将一个解析模型拟合成任意(例如非最优)工艺条件下半导体生产工艺的工艺数据。请注意，在本发明的一个实施例中，可通过以解析方式扰动所述对准目标工艺模型，来创建所述一个或多个偏离目标工艺型。
系统随后用上述对准目标工艺模型和一个或多个偏离目标工艺模型来计算一个处理灵敏度模型(步骤206)。
图3A根据本发明的一个实施例示出了一个2D函数的标绘图，该函数表示一个对准目标工艺模型。
图3B根据本发明的一个实施例示出了一个2D函数的标绘图，该函数表示一个偏离目标工艺模型。
图3C根据本发明的一个实施例示出了一个处理灵敏度模型的标绘图。
请注意，图3A和图3B所示2D函数在空间频率域中分别表示了对准目标和偏离目标工艺模型。而且在图3A、图3B和图3C中，X和Y轴表示空间频率分量(单位为弧度/微米)，而Z轴表示一特定空间频率分量的幅值。这些工艺模型也可用其它域如空域中的2D函数来表示。
在本发明的一个实施例中，所述系统通过从对准目标工艺模型中减去一个或多个偏离目标工艺模型中的每个偏离目标工艺模型，来计算处理灵敏度模型。请注意所述处理灵敏度模型模拟在散焦期间的图案特征。
具体地，考虑光刻情况。令Pt表示一个对准目标工艺模型，也就是说，用Pt模拟聚焦时的光刻工艺。而且，令Pd表示一个偏离目标工艺模型，即用Pd模拟散焦时的光刻工艺。现在即可按下式计算处理灵敏度模型FpFp＝(Pt-Pd)/ΔPd其中ΔPd是焦点漂移(以长度单位计)。
请注意在上例中，仅考虑了单独一个偏离目标工艺模型。但也可利用两个或更多个偏离目标工艺模型。一般而言，处理灵敏度模型Fp可用下式计算Fp=1n(1ΔP1(Pt-P1)+1ΔP2(Pt-P2)+···+1ΔPn(Pt-Pn)),]]>其中，Pl..n是偏离目标工艺模型，其模拟任意(例如非最优)的工艺条件；Pt是对准目标工艺模型，其模拟标称(例如最优)的工艺条件；而ΔPl..n是在标称工艺条件与任意(l..n)工艺条件之间工艺条件中的相应变化值。
例如，令Pt模拟聚焦时的光刻工艺。此外，令Pdn模拟负向散焦时的光刻工艺，也就是说，此时透镜与晶片之间的距离小于对准目标距离。另外，令Pdn模拟正向散焦时的光刻工艺，也就是说，此时透镜与晶片之间的距离大于对准目标距离。现在可按下式计算处理灵敏度模型FpFp=12((P0-Pdn)ΔPdn+(P0-Pdp)ΔPdp)]]>其中ΔPdn和ΔPdp分别是正向和负向焦点漂移(以长度单位计)。
请注意，(Pt-Pdn)/ΔPdn和(Pt-Pdp)/ΔPdp分别模拟负向和正向散焦期间的损失的图案特征。在上例中，是通过使(Pt-Pdn)/ΔPdn和(Pt-Pdp)/ΔPdp相加，并除以2来计算处理灵敏度模型Fp，从而对该处理灵敏度模型进行归一化或规格化。(注意，在不进行归一化的情况下也可使用处理灵敏度模型。)此后，所述系统利用处理灵敏度模型来识别掩模布局中的问题区域。具体地说，系统首先通过用一个表示掩模布局的多维(例如2D)函数卷积处理灵敏度模型，来计算问题指标(步骤208)。(请注意，对于卷积运算来说，处理灵敏度模型通常是用空域中的2D函数来表示的。)接着，所述系统通过将所述问题指标的数值与一个阈值比较，从而识别掩模布局中的问题区域，来识别掩模布局中的问题区域(步骤210)。
请注意，通过使用适当的偏离目标工艺模型，上述处理能够轻易地识别出因各种与掩模有关的原因而产生的制造问题。这包括但不限于2D效应(例如线端缩进(line-end pullback))，邻近问题，微动定尺寸(jog sizing)，以及相移掩模。
图4A根据本发明的一个实施例示出了一个问题指标的1D标绘图。请注意，虽然问题指标通常是2D函数，但为简明起见，在图4A中将其表示为一个1D函数。图中X轴对应于掩模布局中一个直线方向上的位置，而Y轴对应于在该位置处的问题指标值。
问题指标400的值可与一个或多个阈值，例如阈值402、404、406和408进行比较，以识别问题区域，例如问题区域410、412和414。
此外，问题指标的值能够指示问题的类型和强度。具体地说，可选择阈值402和408，从而分别用它们来指示间距和多边形问题。例如，在明场条件下，系统可通过分别将问题指标400与阈值402和408进行比较，来识别间距问题区域410及多边形问题区域412。(除非另行说明，本说明书是针对明场刻线进行描述的。但对本领域技术人员显而易见的是，本发明易于应用到暗场条件下。例如在暗场条件下，问题区域的类型与明场条件相反，即问题区域410和412分别对应于多边形和间距问题。)类似地可分别选择阈值404和406来指示潜在的间距和多边形问题区域。例如，系统可通过将问题指标400与阈值406加以比较，来识别潜在的多边形问题区域414。
图4B根据本发明的一个实施例示出了一个掩模布局中的区域，其中问题指标高于或低于问题阈值。(注意为简明起见，图中未示掩模布局。)具体地说，在区域420、422、及424中，问题指标的值大于间距问题的阈值。这能够指示出在这些区域中的间距问题。另一方面，在区域426、428、及430中，问题指标的值小于多边形问题的阈值。这样就能够指示出在这些区域中的多边形问题。
图5根据本发明的一个实施例，表明如何能用一个处理灵敏度模型，来识别出掩模布局中一个可能引起制造问题的区域。(注意，图中实线表示校正掩模布局，而阴影区表示有效图案。)一个掩模布局通常包括多个图案，如图案502和504，它们是被设计用来产生晶片(为简明未示于图中)上的预定图案的。遗憾的是，因为半导体生产工艺一般涉及复杂的物理和化学相互作用，有效(或实际)图案如有效图案506或508，通常与对应的预定图案有差异。若这种差异过大，便可导致制造问题，而制造问题会降低产量和/或加大集成电路的性能差异。
在本发明的一个实施例中，系统产生周线，如周线510或512，周线清楚地标识出掩模布局能够导致制造问题的区域(或范围)。
例如，有效图案506在线端514处具有最小缩进。其结果是，系统不在线端514的附近产生周线。另一方面，在线端516处的缩进量大得可能足以导致制造问题。因此，系统就产生周线510，该周线清楚地将线端516附近的一个区域标识为潜在的制造问题区域。
类似地，系统不针对边缘518产生周线，因为在边缘518处的收缩量是最小的。反之，有效图案508在边缘520处明显收缩。因而系统产生周线512，该周线清楚地将边缘520附近的一个区域标识为潜在的制造问题区域。
请注意，系统是通过将问题指标与问题阈值进行比较，来产生这些周线的。而且在本发明的一个实施例中，系统用标准光强观测工具来显示周线。
此外，所述系统能够在未校正、部分校正、或完全校正的掩模布局中识别问题区域。例如，系统能够在掩模布局上完成OPC处理之前，识别掩模布局中的问题区域。具体地说，在本发明的一个实施例中，系统可调整问题阈值，从而有效补偿对未校正图案的OPC处理。
另一方面，系统通常在特定的分辨率增强技术(RETs)已被应用于掩模布局之后进行操作。上述分辨率增强技术包括但不限于交替相移掩模、辅助特征、双偶极照射、或无铬相光刻(CPL)。
请注意，系统能够在执行OPC处理之前进行操作，因为OPC处理一般不显著改变掩模布局的空间频率分量或相位特性。另一方面，举例来说，辅助特征能够显著改变掩模布局的空间频率分量。因此，这些RET通常是在用所述系统来识别掩模布局中的问题区域之前执行的。
结论上述数据结构和代码通常存储于某种计算机可读存储介质上，该计算机可读存储介质可以是任何能够存储计算机系统所用代码和/或数据的装置或介质。这包括但不限于磁和光存储装置，例如磁盘、磁带、CDs(紧致光碟)与DVDs(数字通用光碟或数字视盘)，以及传输介质所承载的计算机指令信号(有或没有用以调制信号的载波)。例如，所述传输介质可包括通信网络，如因特网。
而且，以上对本发明实施例的描述仅供说明，这些描述并不是穷举性的，也无意将本发明限定为所描述的具体形式。因此，对本领域技术人员来说，许多修改和变化都将是显而易见的。另外，上述说明并不意限定本发明。本发明的范围是由所附的权利要求确定的。
权利要求
1.一种用于识别掩模布局中很可能引发制造问题的区域的方法，该方法包括创建一个对准目标工艺模型，其模拟标称(例如最优)工艺条件下的一种半导体生产工艺；创建一个或多个偏离目标工艺模型，其模拟在一个或多个任意(例如非最优)工艺条件下的所述工艺条件；利用所述对准目标工艺模型和所述一个或多个偏离目标工艺模型来计算一个处理灵敏度模型，其中该处理灵敏度模型可由一个多维函数来表示；及利用所述处理灵敏度模型来识别所述掩模布局中的问题区域，其中识别该问题区域允许其被校正，从而提高所述掩模布局的可制造性；其中利用所述处理灵敏度模型来识别所述问题区域，减少于识别该问题区域所需的计算时间。
2.根据权利要求1所述的方法，其中利用所述对准目标工艺模型和所述一个或多个偏离目标工艺模型来计算所述处理灵敏度模型包括从所述对准目标工艺模型中减去所述一个或多个偏离目标工艺模型中的每个偏离目标工艺模型。
3.根据权利要求1所述的方法，其中识别所述掩模布局中的问题区域包括通过利用表示所述掩模布局的多维函数来卷积所述处理灵敏度模型，计算一个问题指标；及将所述问题指标的值与一个阈值比较，以识别所述掩模布局中的问题区域。
4.根据权利要求1所述的方法，其中创建所述对准目标工艺模型包括将一个解析模型拟合成标称(例如最优)工艺条件下所述半导体生产工艺的工艺数据；其中创建所述一个或多个偏离目标工艺模型包括将一个解析模型拟合成任意(例如非最优)工艺条件下的所述半导体生产工艺的工艺数据。
5.根据权利要求1所述的方法，其中所述方法是在所述掩模布局上进行一种光学邻近校正(OPC)处理之前执行的。
6.根据权利要求1所述的方法，其中所述半导体生产工艺可包括光刻；蚀刻；化学机械抛光(CMP)；沟槽填充；或刻线制造。
7.根据权利要求1所述的方法，其中所述方法是在对所述掩模布局上应用一种或多种分辨率增强技术之后执行的，其中所述分辨率增强技术可包括交替相移掩模；辅助特征；双偶极照射；或无铬相光刻(CPL)。
8.一种存储指令的计算机可读存储介质，当所述指令由一计算机执行时，导致该计算机执行一种用于识别掩模布局中可能引发制造问题的区域的方法，该方法包括创建一个对准目标工艺模型，其模拟标称工艺条件下的一种半导体生产工艺，所述标称工艺条件可以是最优工艺条件；创建一个或多个偏离目标工艺模型，其模拟在一个或多个任意(例如非最优)工艺条件下的所述工艺条件；利用所述对准目标工艺模型和所述一个或多个偏离目标工艺模型来计算一个处理灵敏度模型，其中该处理灵敏度模型可由一个多维函数来表示；及利用所述处理灵敏度模型来识别所述掩模布局中的问题区域，其中识别该问题区域可允许其被校正，从而提高所述掩模布局的可制造性；其中利用所述处理灵敏度模型来识别所述问题区域，减少了识别该问题区域所需的计算时间。
9.根据权利要求8所述的计算机可读存储介质，其中利用所述对准目标工艺模型和所述一个或多个偏离目标工艺模型来计算所述处理灵敏度模型包括从所述对准目标工艺模型中减去所述一个或多个偏离目标工艺模型中的每个偏离目标工艺模型。
10.根据权利要求8所述的计算机可读存储介质，其中识别所述掩模布局中的问题区域包括通过利用表示所述掩模布局的多维函数来卷积所述处理灵敏度模型，以计算一个问题指标；及将所述问题指标的值与一个阈值比较，以识别所述掩模布局中的问题区域。
11.根据权利要求8所述的计算机可读存储介质，其中创建所述对准目标工艺模型包括将一个解析模型拟合成标称(例如最优)工艺条件下所述半导体生产工艺的工艺数据；其中创建所述一个或多个偏离目标工艺模型包括将一个解析模型拟合成任意(例如非最优)工艺条件下的所述半导体生产工艺的工艺数据。
12.根据权利要求8所述的计算机可读存储介质，其中所述方法是在所述掩模布局上进行光学邻近校正(OPC)处理之前执行的。
13.根据权利要求8所述的计算机可读存储介质，其中所述半导体生产工艺可包括光刻；蚀刻；化学机械抛光(CMP)；沟槽填充；或刻线制造。
14.根据权利要求8所述的计算机可读存储介质，其中所述方法是在对所述掩模布局上应用一种或多种分辨率增强技术之后执行的，其中所述分辨率增强技术可包括交替相移掩模；辅助特征；双偶极照射；或无铬相光刻(CPL)。
15.一种利用处理灵敏度模型来识别未校正、部分校正、或完全校正的掩模布局中的制造问题区域的方法，该方法包括通过利用表示所述掩模布局的第二多维函数来卷积表示所述处理灵敏度模型的第一多维函数，以计算一个问题指标；及利用所述问题指标识别所述掩模布局中的制造问题区域；其中所述第一多维函数捕获所有处理灵敏度信息，以显著减少识别所述制造问题区域所需的计算量。
16.根据权利要求15所述的方法，其中识别所述制造问题区域包括将所述问题指标与一个或多个问题阈值进行比较。
17.根据权利要求15所述的方法，其中利用表示所述掩模布局的第二多维函数来卷积表示所述处理灵敏度模型的第一多维函数包括用一组基本函数来近似所述第一多维函数；及利用所述第二多维函数来卷积该组基本函数。
18.一种用于提高未校正、部分校正、或完全校正的掩模布局的可制造性的方法，该方法包括利用一个处理灵敏度模型来识别所述掩模布局中的问题区域，该处理灵敏度模型可用一个第一多维函数来表示，该第一多维函数捕获所有的处理灵敏度信息；其中识别该问题区域允许其被校正，从而提高所述掩模布局的可制造性。
19.根据权利要求18所述的方法，其中所述处理灵敏度模型可通过以下步骤创建创建一个对准目标工艺模型，其模拟标称(例如最优)工艺条件下的一种半导体生产工艺；创建一个或多个偏离目标工艺模型，其模拟在一个或多个任意(非最优)工艺条件下的所述工艺条件；及利用所述对准目标工艺模型和所述一个或多个偏离目标工艺模型来创建所述处理灵敏度模型。
20.根据权利要求18所述的方法，其中识别所述问题区域包括利用表示所述掩模布局的第二多维函数来卷积所述处理灵敏度模型；并利用所述卷积的结果来识别所述问题区域。
全文摘要
本发明的一个实施例提高了一种识别掩模布局中很可能引发制造问题的区域的系统。在操作中，该系统创建一个模拟标称(例如最优)工艺条件下半导体生产工艺的对准目标工艺模型。该系统还创建一个或多个偏离目标工艺模型，其模拟在一个或多个任意(例如非最优)工艺条件下的半导体生产工艺。随后，系统利用对准目标工艺模型及偏离目标工艺模型来计算处理灵敏度模型。可用一个多维(例如2D)函数来表示工艺模型(对准目标、偏离目标、或处理灵敏度)。该系统随后利用处理灵敏度模型来识别掩模布局中的问题区域。问题区域的识别允许其能够被校正，从而提高掩模布局的可制造性。而且用处理灵敏度模型来识别问题区域减少了识别问题区域所需的计算时间。
文档编号G06F17/50GK1825323SQ20061000159
公开日2006年8月30日 申请日期2006年1月24日 优先权日2005年2月24日
发明者L·S·梅尔维三世, J·P·谢利 申请人:新思公司