专利名称：布局数据检验方法、掩模图案检验方法及电路动作检验方法
技术领域：
本发明涉及一种相对于作为半导体集成电路的设计值的布局图案，高精度地形成用于制造半导体集成电路的掩模图案的方法。
背景技术：
现有技术的掩模图案修正方法，修正由基底层的高度差异引起的曝光时的焦点错位，和由修正图案的邻近效应产生的尺寸误差(例如，特开2002-333701号公报(第3页，0016段，第1图))。
此外，还有的采用使用布局设计图案数据的光学模拟结果的修正的方法(例如，特开2002-174890号公报(第2页，0008段，第1图))。
在现有技术中，为了尽量忠实再现布局图案，而着眼于修正掩模图案的修正技术。众所周知这种情况下包含修正技术的理论上的界限引起的误差，但不能进行与伴随由该误差导致的布局图案的变形的电路动作有关系的检验。例如，假设制造离差的绝对值是±5nm，那么当最小加工尺寸为350nm时，误差是±1.43％；而最小加工尺寸为100nm时，误差就是±5％，相对来说离差变大了。过去无法对这种潜在性的离散误差在电路设计上是否容许进行检验。
伴随着制造工艺的细微化将来会出现的问题、或包括现在有可能发生的潜在性的问题，只要是模拟通常的制造离差范围，即使将布局数据作为基准，也还不能检验。例如在最小加工尺寸为350nm时能够没有问题地制造的东西，而在最小加工尺寸为250nm时有时却会出现问题。为了能够在最小加工尺寸为350nm的制造技术上发现它，通过将最小加工尺寸为350nm的布局数据用71％的倍率缩小后，用最小加工尺寸为350nm的制造技术进行制造，就能检验出在最小加工尺寸为250nm时有可能发生的问题。另外，这里发生的问题点是，即使在最小加工尺寸为350nm时在制造技术上也没有余裕之处，是潜在的问题点(包含将来成为问题、有可能表面化)。
半导体集成电路的制造中的成品率预测中，当以布局数据为基准时，由于不考虑硅晶片上的电路图案的完成后形状，所以与实际的成品率值不一致，在其预测值中包含误差。例如，在硅晶片上形成的布局图案，受到制造离差范围内的曝光量、焦点不准、由布局图案求出的阶差的影响，与原先的布局图案相比，散布着局部变粗的部位和变细的部位，作为半导体集成电路的成品率预测，存在着对电路的开路(图案的切断)及电路的短路(相邻图案的接触)的灵敏度降低的倾向。
发明内容
本发明的方法，包括模拟硅晶片上将要形成的布局图案的变形的工序、从变形的布局图案抽出硅晶片上将要形成的电路结构的工序、以及进行抽出的电路的动作模拟的工序。根据在制造离差的范围内的曝光量、焦点不准、由布局图案求出的阶差，计算布局图案的变形程度，再从经变形的布局图案抽出其电路结构，进行电路模拟，从而检验布局图案的变形对电路动作的影响。
本发明的另一方法，包括以一定的比例缩小布局图案的工序、和模拟硅晶片上将要形成的缩小的布局图案的变形的工序。根据在制造离差的范围内的曝光量、焦点不准、由布局图案求出的阶差，计算布局图案的变形程度，从而检验缩小的布局图案的变形对电路动作的影响。
本发明的又一方法，包括模拟硅晶片上将要形成的的布局图案的变形的工序、和模拟制造工序中出现的不规则的质量问题的工序。根据在制造离差的范围内的曝光量、焦点不准、由布局图案求出的阶差，计算布局图案的变形程度，检出因制造工序中出现的不规则的质量问题而导致的成品率的下降，从而检验布局图案的变形对电路动作的影响。
采用本发明后，能够检验晶片上将要形成的布局图案的变形导致的电路动作的质量问题，能够只对电路动作上成为问题的部位的掩模图案进行适当的修正，而不必修正所有的掩模图案。另外，在不能够进行修正时，可以返回电路设计，通过变更电路结构，以便能够使电路进行正常的动作。
另外，通过以一定的比例缩小布局图案，从而能够预先研究在进行新一代半导体集成电路的设计时的问题点，还能检验现实中潜在性的会引起质量问题的部位。
另外，根据在晶片上将要形成的布局图案的变形来计算成品率，从而能够更精确地计算实际的成品率，能够对成为问题的部位的掩模图案进行适当的修正。另外，在不能够修正时，可以返回布局设计，通过变更布局图案，以便能够进行正常的动作。
本发明涉及的布局数据检验方法、掩模图案修正方法及电路动作检验方法，包括光刻模拟工序、硅晶片阶差模拟工序、电路信息抽出工序、以及成品率计算工序。作为掩模图案的检验等，大有用处。另外，还可以应用于根据检验结果预测半导体集成电路的制造中的成品率等。还可以应用于检测出潜在的质量问题的因素。
图1是表示采用第1实施方式的掩膜图案检验方法的步骤的流程图。
图2是表示图1所示的硅晶片阶差模拟工序中进行的处理的步骤的流程图。
图3是表示短路的可能性大的图案的示例的图形。
图4是表示断线的可能性大的图案的示例的图形。
图5是表示采用第2实施方式的电路信息抽出方法的步骤的流程图。
图6是表示图5所示的曝光量决定工序中进行的处理的步骤的流程图。
图7是表示图5所示的蚀刻模拟工序中进行的处理的步骤的流程图。
图8是表示图5所示的电路信息抽出工序中进行的处理的步骤的流程图。
图9是电路信息抽出工序中的布局图案的简化的示意图。
图10是表示采用第3实施方式的掩模图案检验方法的步骤的流程图。
图11是为了讲述临界区而绘制的图形。
图12是表示采用第4实施方式的电路设计检验方法的步骤的流程图。
图13是表示图12所示的布局图案统一缩小工序中进行的处理的步骤的流程图。
图14是表示对布局图案统一缩小率而言硅晶片上可取数与芯片预测成品率、硅晶片上合格品可取数的关系的曲线图。
具体实施例方式
(第1实施方式)图1是表示本发明的第1实施方式采用的掩膜数据检验方法的步骤的流程图。该检验方法包括硅晶片表面阶差模拟工序ST100，曝光量决定工序ST110，蚀刻模拟工序ST120，晶片图象检验工序ST130，故障部位检测工序ST140。以下，具体讲述各工序。
<硅晶片表面阶差模拟工序ST100>
图2示出硅晶片表面阶差模拟工序ST100中进行处理的流程。
首先，将整个掩模图案区域分割成为围棋棋盘的方格状(ST101)。在该区域分割中，各分割掩模图案区域，事先与相邻的分割掩模图案区域形成一定量的区域互相重叠的结构，从而在各分割掩模图案区域的每层的蚀刻模拟中，实现直到区域边界部的作为正确的模拟结果的布局图案。
接着，分别计算各分割布局图案区域的各层的面积率(ST102)。通过将有关各层高度的系数与该各层的面积率相乘，求出各分割布局图案区域的各层的高度，再将各层的高度累积，可以求出各光刻蚀工序中的硅晶片的高度。
再接着，作为硅晶片表面阶差，求出与光刻蚀模拟的焦点设定之差(散焦)(ST103)。
<曝光量决定工序ST110>
另一方面，在曝光量决定工序ST110中，在半导体集成电路制造时制造工序中出现的曝光量的离差范围内，按照要求的分辨精度，决定步进幅度，再决定要变化曝光量，以便用步进幅度从离差范围的下限到上限的范围进行扫描。
<蚀刻模拟工序ST120>
在蚀刻模拟工序ST120中，根据硅晶片表面阶差模拟工序ST100中决定的散焦值和曝光量决定工序ST110中决定的各步进幅度中的曝光量，在计算机上进行再现半导体集成电路制造时的蚀刻工序的模拟。作为其结果，获得在硅晶片上形成的布局图案形状(晶片图象)。
<晶片图象检验工序ST130>
在随后的晶片图象检验工序ST130中，对作为蚀刻模拟结果而获得的布局图案和设计布局图案进行图案比较。
<故障部位检测工序ST140>
在最后的故障部位检测工序ST140中，当在晶片图象检验工序ST130中能够确认短路或断线时，当然要作为故障部位检出，但即使尚未短路或断线而其可能性很大时(例如图3、图4的实线图案(b))，也设置容许范围，以便能作为故障部位检出，从而将超过该容许范围的部位，作为故障部位发出出错信号。此外，图3是短路的可能性大的图案的示例，图4是断线的可能性大的图案的示例。另外，在图3及图4中，参照符号(a)表示设计布局图案，参照符号(b)表示作为蚀刻模拟的结果而得到的布局图案。
(第2实施方式)图5是表示本发明的第2实施方式采用的电路信息抽出方法的步骤的流程图。该方法包括曝光量决定工序ST200，蚀刻模拟工序ST210，电路信息抽出工序ST220，故障部位检测工序ST230。以下，具体讲述各工序。
<曝光量决定工序ST200>
图6是表示在曝光量决定工序ST200中进行的处理的流程图。在曝光量决定工序ST200中，在半导体集成电路制造时制造工序中出现的曝光量的离差范围内，按照要求的分辨精度，决定步进幅度(ST201)，再决定要变化的曝光量，以便用步进幅度从离差范围的下限到上限的范围进行扫描(ST202)。
<蚀刻模拟工序ST210>
图7是表示在蚀刻模拟工序ST210中进行的处理的流程图。在蚀刻模拟工序ST210中，根据曝光量决定工序ST200决定的各步进幅度中的曝光量，在计算机上进行再现半导体集成电路制造时的蚀刻工序的模拟(ST211～ST213)。作为其结果，获得在硅晶片上形成的布局图案形状(ST214)。
<电路信息抽出工序ST220>
图8是表示在电路信息抽出工序ST220中进行的处理的流程图。在电路信息抽出工序ST220中，将硅晶片上形成的布局图案形状作为输入，进行布局图案的简化，以便容易抽出电路信息(ST221～ST222)。图9示出简化的一个示例。图9(a)表示原来的布局数据(斜线区)，图9(b)是形成在用曲线或顶点非常多的多边形所表现的硅晶片上的布局图案形状(斜线区)，作为旨在抽出半导体集成电路的信息的前处理，进行简化处理，使形成的图形的顶点数与原来的布局图案为同样程度。这时，通过以表示原来的布局数据的多边形的边为基准，使边移动，如图9(c)所示，对在硅晶片上形成的布局图案的形状进行近似(斜线区)。
接着，从简化后的布局图案中抽出半导体集成电路的信息(ST223)。在这里，作为抽出的信息，例如，可以列举晶体管元件的晶体管栅长、晶体管栅宽、在半导体元件之间用于连接的布线宽。根据这些信息，再构筑半导体集成电路的信息。
<故障部位检测工序ST230>
在接着的故障部位检测工序ST230中，根据半导体集成电路的信息，实施电路动作模拟，特定有问题的电路。
(第3实施方式)图10是表示本发明的第3实施方式采用的掩模图案检验方法方法的步骤的流程图。下面，参照图10进行讲述。
将电路信息抽出工序ST301(这里的处理和第2实施方式讲述的一样。)抽出的硅晶片上形成的布局图案形状的近似数据1001，输入临界区计算工序ST302。
在临界区计算工序ST302中，根据图形逻辑运算，将布局数据1001分作线区域和空白区域。再通过再定尺寸(resize)处理、图形逻辑运算，按照不同的线宽，将线区域分作数种，求出各自的临界区的总面积。对空白区域也同样，按照不同的空白将空白区域分作数种，求出临界区的总面积。这样，就求出硅晶片上形成图象的临界区1002。
在成品率预测工序ST303中，可以根据公式1(后文讲述)预测硅晶片上形成图象的成品率，可以预测电路的开路、短路各自的随机缺陷。
下面讲述制造时的成品率预测的实施例。有人提出将缺陷的分布曲线和实际上因缺陷而导致不良的临界区用于成品率预测中的方法等(ISSM1997，0.25um Integrated Circuit Yield Design and Validation)。
制造工艺的综合性的成品率，通常可以用取决于系统的有规律的成品率(Ys)和取决于随机缺陷的成品率(YR)之积表示。
将取决于随机缺陷的成品率作为YS后，例如，根据泊松分布模型，Y可以用(公式1)表示YS＝exp(-DD*Ac) (公式1)DD单位临界区的缺陷数Ac临界区在这里，所谓“临界区”，是在实际的芯片中，因存在缺陷而能够导致不良的面积的总和。
接着，使用图11，讲述对布线层的短路的临界区的思路。
当布线层30以线宽31、空白32平行延伸时，如图11(a)所示，缺陷33比空白32小时，临界区是零。如图11(b)所示，缺陷33比空白32大时，有可能成为临界区。如果预先将线宽31、空白32和缺陷33的关系参数化，就可以按照不同的线宽抽出布局数据，求出临界区的面积。
对于布线层的开路，也可以按照同样的思路，求出临界区。
这样，由模拟结果，根据电路信息抽出后的数据求出临界区，应用公式1的模型后，就能预测在硅晶片上形成图案的成品率。
(第4实施方式)图12是表示采用本发明的第4实施方式的电路设计检验方法的步骤的流程图。该检验方法，是采用布局图案统一缩小方式的、利用潜在性的离散误差进行的电路设计检验方法。下面，具体讲述其各工序。
图13示出在布局图案统一缩小工序ST400中进行的处理的流程。
在布局图案统一缩小工序ST400中，如图13所示，将缩小率作为输入，求出缩小后的芯片尺寸(ST401～ST402)，根据该芯片尺寸求出硅晶片上的可采芯片数量(ST403)。另一方面，对布局图案进行统一缩小(ST404)，求出对该数据而言的预测成品率(ST405)。根据硅晶片上的可采芯片数量的计算结果和预测成品率的计算结果，求出硅晶片上的合格品可取数。再求出对从100％起依次降低缩小率而言的硅晶片上的合格品可取数。如图14所示，降低缩小率后，成品率减少，而硅晶片上的可采芯片数量却增大。通过使成品率与硅晶片上的可采芯片数相乘，可以求出对各种缩小率而言的硅晶片上的合格品可取数，可以由图14求出合格品可取数成为最大值时的缩小率。
在曝光量决定工序ST410中，在半导体集成电路制造时制造工序中出现的曝光量的离差范围内，按照要求的分辨精度，决定步进幅度，再决定要变化的曝光量，以便用步进幅度从离差范围的下限到上限的范围进行扫描。
在蚀刻模拟工序ST420中，根据曝光量决定工序ST410决定的各步进幅度中的曝光量，在计算机上进行再现半导体集成电路制造时的蚀刻工序的模拟。作为其结果，获得在硅晶片上形成的布局图案形状。
在接着的故障部位检测工序ST430中，根据半导体集成电路的信息，实施电路动作模拟，特定有问题的电路。
权利要求
1.一种掩模图案检验方法，是从掩模图案中抽出制造上成问题的缺陷的检验方法，其特征在于所述掩模图案，是使光刻蚀工序中使用的光掩膜变形，以便能够得到近似于所需要的设计图案的复制图象的掩模图案；所述检验方法，包括决定所述光刻蚀工序中的参数的工序a；根据所述参数，使用计算机，进行所述光刻蚀工序的模拟的工序b；确认是否能够获得所需要的设计图案的工序c；以及特定故障部位后输出的工序d。
2.如权利要求1所述的掩模图案检验方法，其特征在于在所述工序a中，决定所述光刻蚀工序中的曝光量；在所述工序b中，根据所述曝光量，使用计算机，进行所述光刻蚀工序的模拟。
3.如权利要求1所述的掩模图案检验方法，其特征在于在所述工序a中，决定所述光刻蚀工序中的焦点；在所述工序b中，根据所述焦点，使用计算机，进行所述光刻蚀工序的模拟。
4.如权利要求1所述的掩模图案检验方法，其特征在于在所述工序a中，决定所述光刻蚀工序中的曝光量和焦点；在所述工序b中，根据所述曝光量和所述焦点，使用计算机，进行所述光刻蚀工序的模拟。
5.如权利要求1所述的掩模图案检验方法，其特征在于还包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序e；在所述工序a中，决定所述光刻蚀工序中的曝光量；在所述工序b中，根据所述阶差和所述曝光量，使用计算机，进行所述光刻蚀工序的模拟。
6.如权利要求1所述的掩模图案检验方法，其特征在于还包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序e；在所述工序a中，决定所述光刻蚀工序中的焦点；在所述工序b中，根据所述阶差和所述焦点，使用计算机，进行所述光刻蚀工序的模拟。
7.如权利要求1所述的掩模图案检验方法，其特征在于还包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序e；在所述工序a中，决定所述光刻蚀工序中的曝光量和焦点；在所述工序b中，根据所述阶差、所述曝光量和所述焦点，使用计算机，进行所述光刻蚀工序的模拟。
8.如权利要求1所述的掩模图案检验方法，其特征在于还包括用计算机进行在制造上以一定的概率产生的缺陷要因的模拟的工序f；和根据所述光刻蚀工序的模拟结果和所述缺陷要因的模拟结果，使用计算机进行成品率模拟的工序g。
9.如权利要求1所述的掩模图案检验方法，其特征在于还包括从所述模拟结果获得的复制图象，抽出电路信息的工序h；和使用所述电路信息，进行电路动作模拟的工序i。
10.如权利要求1所述的掩模图案检验方法，其特征在于还包括将所述掩模图案统一缩小的工序j；在所述工序b中，根据所述参数，使用计算机，对被所述工序j缩小的所述掩模图案进行所述光刻蚀工序的模拟。
11.如权利要求10所述的掩模图案检验方法，其特征在于还包括使用计算机进行在制造上以一定的概率产生的缺陷要因的模拟的工序k；和根据所述光刻蚀工序的模拟结果和所述缺陷要因的模拟结果，使用计算机进行成品率模拟的工序l。
12.如权利要求11所述的掩模图案检验方法，其特征在于还包括从所述模拟结果获得的复制图象，抽出电路信息的工序m；和使用所述电路信息，进行电路动作模拟的工序n。
13.一种电路信息的抽出方法，其特征在于是采用使光刻蚀工序中使用的光掩膜的掩模图案变形、以便能够得到近似于所需要的设计图案的复制图象的掩模图案，抽出模仿半导体集成电路的动作的电路信息的方法，包括决定所述光刻蚀工序中的参数的工序a；根据所述参数，使用计算机，进行所述光刻蚀工序的模拟的工序b；从所述模拟结果得到的复制图象，抽出电路信息的工序c；以及特定故障部位后输出的工序d。
14.如权利要求13所述的电路信息的抽出方法，其特征在于在所述工序a中，决定所述光刻蚀工序中的曝光量；在所述工序b中，根据所述曝光量，使用计算机，进行所述光刻蚀工序的模拟。
15.如权利要求13所述的电路信息的抽出方法，其特征在于在所述工序a中，决定所述光刻蚀工序中的焦点；在所述工序b中，根据所述焦点，使用计算机，进行所述光刻蚀工序的模拟。
16.如权利要求13所述的电路信息的抽出方法，其特征在于在所述工序a中，决定所述光刻蚀工序中的曝光量和焦点；在所述工序b中，根据所述曝光量和所述焦点，使用计算机，进行所述光刻蚀工序的模拟。
17.如权利要求13所述的电路信息的抽出方法，其特征在于还包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序e；在所述工序a中，决定所述光刻蚀工序中的曝光量；在所述工序b中，根据所述阶差和所述曝光量，使用计算机，进行所述光刻蚀工序的模拟。
18.如权利要求13所述的电路信息的抽出方法，其特征在于还包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序e；在所述工序a中，决定所述光刻蚀工序中的焦点；在所述工序b中，根据所述阶差和所述焦点，使用计算机，进行所述光刻蚀工序的模拟。
19.如权利要求13所述的电路信息的抽出方法，其特征在于还包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序e；在所述工序a中，决定所述光刻蚀工序中的曝光量和焦点；在所述工序b中，根据所述阶差、所述曝光量和所述焦点，使用计算机，进行所述光刻蚀工序的模拟。
20.一种电路信息的抽出方法，其特征在于是抽出模仿半导体集成电路的动作的电路信息的方法，包括将使光刻蚀工序中使用的光掩膜的掩模图案变形、以便能够得到近似于所需要的设计图案的复制图象的掩模图案统一缩小的工序a；决定所述光刻蚀工序中的参数的工序b；根据所述参数，使用计算机，对被所述工序a缩小的所述掩模图案进行光刻蚀工序的模拟的工序c；从所述模拟结果得到的复制图象，抽出电路信息的工序d；以及特定故障部位后输出的工序e。
21.如权利要求20所述的电路信息的抽出方法，其特征在于在所述工序b中，决定所述光刻蚀工序中的曝光量；在所述工序c中，根据所述曝光量，使用计算机，对被所述工序a缩小的所述掩模图案进行光刻蚀工序的模拟。
22.如权利要求20所述的电路信息的抽出方法，其特征在于在所述工序b中，决定所述光刻蚀工序中的焦点；在所述工序c中，根据所述焦点，使用计算机，对被所述工序a缩小的所述掩模图案进行光刻蚀工序的模拟。
23.如权利要求20所述的电路信息的抽出方法，其特征在于在所述工序b中，决定所述光刻蚀工序中的曝光量和焦点；在所述工序c中，根据所述曝光量和所述焦点，使用计算机，对被所述工序a缩小的所述掩模图案进行光刻蚀工序的模拟。
24.如权利要求20所述的电路信息的抽出方法，其特征在于还包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序f；在所述工序b中，决定所述光刻蚀工序中的曝光量；在所述工序c中，根据所述阶差和所述曝光量，使用计算机，对被所述工序a缩小的所述掩模图案进行光刻蚀工序的模拟。
25.如权利要求20所述的电路信息的抽出方法，其特征在于还包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序f；在所述工序b中，决定所述光刻蚀工序中的焦点；在所述工序c中，根据所述阶差和所述焦点，使用计算机，对被所述工序a缩小的所述掩模图案进行光刻蚀工序的模拟。
26.如权利要求20所述的电路信息的抽出方法，其特征在于还包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序f；在所述工序b中，决定所述光刻蚀工序中的曝光量和焦点；在所述工序c中，根据所述阶差、所述曝光量和所述焦点，使用计算机，对被所述工序a缩小的所述掩模图案进行光刻蚀工序的模拟。
27.一种参数决定方法，是在硅晶片上的各区的阶差互不相同时，决定究尽对哪个区将光蚀刻工序的参数设定成最佳的方法，其特征在于包括保持各区的阶差的工序；求出所述各区的阶差的平均值的工序；求出所述各区的阶差的离散的工序；以所述各区的阶差的平均值和所述各区的离散为基准，探索使缺陷数成为最小的所述光蚀刻工序的参数的工序。
28.如权利要求27所述的参数决定方法，其特征在于所述光蚀刻工序的参数中包含曝光量。
29.如权利要求27所述的参数决定方法，其特征在于所述光蚀刻工序的参数中包含焦点。
30.如权利要求27所述的参数决定方法，其特征在于所述光蚀刻工序的参数中包含曝光量和焦点。
31.一种半导体装置的制造方法，其特征在于半导体制造工序中的工序管理模式，具有多个所述工序管理模式；根据光蚀刻工序参数的模拟的结果进行判断后，事先决定要使用的所述工序管理模式。
32.如权利要求31所述的半导体装置的制造方法，其特征在于在所述制造方法中，根据曝光量模拟的结果进行判断后，事先决定要使用的所述工序管理模式。
33.如权利要求31所述的半导体装置的制造方法，其特征在于在所述制造方法中，根据焦点模拟的结果进行判断后，事先决定要使用的所述工序管理模式。
34.如权利要求31所述的半导体装置的制造方法，其特征在于在所述制造方法中，综合阶差模拟、曝光量模拟、焦点不准模拟的结果，事先决定要使用的所述工序管理模式。
35.一种掩模图案检验方法，是从掩模图案中抽出制造上成问题的缺陷的检验方法，其特征在于所述掩模图案，是使光刻蚀工序中使用的光掩膜变形，以便能够得到近似于所需要的设计图案的复制图象的掩模图案；所述检验方法，包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序；将由所述模拟求出的阶差的值，作为与所述半导体电路图案的密度分布对应的离散值，用表的形式保持的工序；由所述阶差的值，向硅晶片上形成的半导体电路图案的尺寸变动值变换的工序；根据所述尺寸变换的结果，生成半导体电路图案图象的工序；从所述半导体电路图案图象，抽出电路信息的工序；使用所述电路信息，进行电路动作模拟的工序；以及特定故障部位后输出的工序。
36.如权利要求35所述的掩模图案检验方法，其特征在于还包括根据所述电路动作模拟的结果，用计算机进行成品率的模拟的工序。
37.一种掩模图案检验方法，是从掩模图案中抽出制造上成问题的缺陷的检验方法，其特征在于所述掩模图案，是使光刻蚀工序中使用的光掩膜变形，以便能够得到近似于所需要的设计图案的复制图象的掩模图案；所述检验方法，包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序；将由所述模拟求出的阶差的值，作为与所述半导体电路图案的密度分布对应的离散值，用表的形式保持的工序；由所述阶差的值，向硅晶片上形成的半导体电路图案的尺寸变动值变换的工序；根据所述尺寸变换的结果，生成半导体电路图案图象的工序；使用计算机进行在制造上以一定的概率产生的缺陷要因的模拟的工序；根据所述光刻蚀工序的模拟结果和所述缺陷要因的模拟结果，使用计算机进行成品率模拟的工序；以及特定故障部位后输出的工序。
38.一种掩模图案检验方法，是从掩模图案中抽出制造上成问题的缺陷的检验方法，其特征在于所述掩模图案，是使光刻蚀工序中使用的光掩膜变形，以便能够得到近似于所需要的设计图案的复制图象的掩模图案；所述检验方法，包括将所述掩模图案统一缩小，生成半导体电路图案图象的工序；和从所述半导体电路图案图象中，抽出电路信息的工序。
39.如权利要求38所述的掩模图案检验方法，其特征在于还包括使用计算机进行在制造上以一定的概率产生的缺陷要因的模拟的工序；根据所述半导体电路图案图象和所述缺陷要因的模拟结果，使用计算机进行成品率模拟的工序；以及特定故障部位后输出的工序。
40.一种掩模图案检验方法，是从掩模图案中抽出制造上成问题的缺陷的检验方法，其特征在于所述掩模图案，是使光刻蚀工序中使用的光掩膜变形，以便能够得到近似于所需要的设计图案的复制图象的掩模图案；所述检验方法，包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序；将由所述模拟求出的阶差的值，作为与所述半导体电路图案的密度分布对应的离散值，用表的形式保持的工序；由所述阶差的值，向硅晶片上形成的半导体电路图案的尺寸变动值变换的工序；根据所述尺寸变换的结果，生成第1半导体电路图案图象的工序；将所述第1半导体电路图案图象统一缩小，生成第2半导体电路图案图象的工序；从所述第2半导体电路图案图象，抽出电路信息的工序；使用所述电路信息，进行电路动作模拟的工序；以及特定故障部位后输出的工序。
41.一种掩模图案检验方法，是从掩模图案中抽出制造上成问题的缺陷的检验方法，其特征在于所述掩模图案，是使光刻蚀工序中使用的光掩膜变形，以便能够得到近似于所需要的设计图案的复制图象的掩模图案；所述检验方法，包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序；将由所述模拟求出的阶差的值，作为与所述半导体电路图案的密度分布对应的离散值，用表的形式保持的工序；由所述阶差的值，向硅晶片上形成的半导体电路图案的尺寸变动值变换的工序；根据所述尺寸变换的结果，生成第1半导体电路图案图象的工序；将所述第1半导体电路图案图象统一缩小，生成第2半导体电路图案图象的工序；使用计算机进行在制造上以一定的概率产生的缺陷要因的模拟的工序；根据所述第2半导体电路图案图象和所述缺陷要因的模拟结果，使用计算机进行成品率模拟的工序；以及特定故障部位后输出的工序。
42.一种掩模图案检验方法，是从掩模图案中抽出制造上成问题的缺陷的检验方法，其特征在于所述掩模图案，是使光刻蚀工序中使用的光掩膜变形，以便能够得到近似于所需要的设计图案的复制图象的掩模图案；所述检验方法，包括将所述掩模图案统一缩小，生成半导体电路图案图象的工序；从所述半导体电路图案图象中，抽出电路信息的工序；使用所述电路信息，进行电路动作模拟的工序；根据所述电路动作模拟的结果，使用计算机进行成品率模拟的工序；以及特定故障部位后输出的工序。
43.一种掩模图案检验方法，是从掩模图案中抽出制造上成问题的缺陷的检验方法，其特征在于所述掩模图案，是使光刻蚀工序中使用的光掩膜变形，以便能够得到近似于所需要的设计图案的复制图象的掩模图案；所述检验方法，包括根据硅晶片表面的半导体电路图案的密度分布，使用计算机，进行硅晶片表面形成的阶差的模拟的工序；将由所述模拟求出的阶差的值，作为与所述半导体电路图案的密度分布对应的离散值，用表的形式保持的工序；由所述阶差的值，向硅晶片上形成的半导体电路图案的尺寸变动值变换的工序；根据所述尺寸变换的结果，生成第1半导体电路图案图象的工序；将所述第1半导体电路图案图象统一缩小，生成第2半导体电路图案图象的工序；从所述第2半导体电路图案图象，抽出电路信息的工序；使用所述电路信息，进行电路动作模拟的工序；根据所述电路动作模拟的结果，使用计算机进行成品率模拟的工序；以及特定故障部位后输出的工序。
全文摘要
一种检出方法，从掩模图案抽出制造上成问题的缺陷。掩模图案是使在光刻蚀工序中使用的光掩膜的掩模图案变形，以便得到近似于所需的设计图案的复制图象。该检出方法包括决定光刻蚀工序中的曝光量的工序；根据曝光量，使用计算机，进行光刻蚀工序的模拟的工序；确认是否能够获得所需要的设计图案的工序；特定故障部位后输出的工序。
文档编号G03F1/70GK1667505SQ20051005437
公开日2005年9月14日 申请日期2005年3月10日 优先权日2004年3月11日
发明者向井清士, 伊藤光实, 尾添律子, 大桥达夫, 辻川洋行 申请人:松下电器产业株式会社