用于剥离掩模层的牺牲材料的制作方法
【技术领域】
[0001]本发明的实施例总体上涉及集成器件的纳米制造，并且更具体而言，涉及从已蚀刻的衬底层去除蚀刻掩模材料。
【背景技术】
[0002]单片1C通常包括多个晶体管，例如，在诸如硅晶片的平面衬底上方制造的金属氧化物半导体场效应晶体管(M0SFET)。尽管摩尔定律在1C行业内数十年都成立，但随着最先进M0SFET栅极尺度现在低于20nm，IC尺度的缩放变得更加困难。随着器件尺寸继续减小，在蚀刻过程期间图案化的衬底膜具有减小的厚度和特征尺寸，其越来越不耐受用于去除牺牲蚀刻掩模材料的剥离过程。对于最关键的图案化层，例如栅电极图案化和栅极接触图案化，这尤其是真实情况，因为这些操作下的精细几何结构给掩模材料性能和蚀刻工艺提出了最极端的约束。结果，蚀刻掩模可以具有难以利用相对于衬底层充分的选择性来去除的材料成分(被沉积，或者被用于对衬底层图案化的蚀刻工艺修改)，以避免对非牺牲蚀刻特征的附带损害。
[0003]因此用于去除牺牲蚀刻掩模而不损害敏感的已蚀刻衬底层的技术和结构将是有益的。
【附图说明】
[0004]在附图中以举例而非限制的方式图示了本文描述的材料。为图示的简单清楚，附图中图示的元件不一定按比例描绘。例如，为了清楚起见，一些元件的尺度可能相对于其它元件被放大。此外，如果认为合适，在各幅图之间重复使用附图标记以指示对应和/或相似的元件。在附图中:
[0005]图1是图示了根据实施例的利用牺牲材料来从衬底剥离蚀刻掩模的方法的流程图。
[0006]图2A、2B、2C、2D和2E是根据实施例的随执行图1绘示的方法中的选择的操作而演变的集成器件结构的截面图。
[0007]图3是图示了根据实施例的利用牺牲材料来从衬底剥离多层蚀刻掩模的方法的流程图。
[0008]图4A、4B、4C、4D、4E、4F、4G和4H是根据实施例的随执行图3绘示的方法中的选择的操作而演变的集成器件结构的截面图。
[0009]图5是图示了根据M0SFET栅极接触蚀刻实施例的利用牺牲材料来从衬底剥离多层蚀刻掩模的方法的流程图。
[0010]图6A、6B、6C、6D、6E、6F、6G、6H和61是根据实施例的随执行图5绘示的方法中的选择的操作而演变的M0SFET栅极接触结构的截面图。
[0011]图7图示了根据本发明的实施例的采用至少部分地利用牺牲掩模回填方法来图案化的单片1C的移动计算平台和数据服务器机器;并且
[0012]图8是根据本发明的实施例的电子计算设备的功能框图。
【具体实施方式】
[0013]参考附图描述了一个或多个实施例。尽管详细绘示和论述了具体构造和布置，但应当理解，这仅仅出于图示性的目的。相关领域的技术人员将认识到，在不背离说明书的精神和范围的情况下，其它构造和布置也是可能的。对于本领域的技术人员将显然的是，可以在除本文详细所述之外的各种其它系统和应用中采用本文描述的技术和/或布置。
[0014]在以下【具体实施方式】中参考附图，附图形成其一部分并图示了示例性实施例。此夕卜，要理解的是可以利用其它实施例，并且可以做出结构和/或逻辑的变化，而不脱离所主张主题的范围。还应当指出，例如，可使用上、下、顶部、底部等方向和引用，仅为了便于描述附图中的特征。可以通过对图示的x-z坐标的参考来理解诸如“上”和“下”、“上方”和“下方”的术语，并且可以通过对X、Y坐标或非Z坐标的参考来理解诸如“相邻”的术语。因此，以下【具体实施方式】不应以限制性的意义来理解，并且所主张主题的范围仅由附属权利要求及其等价物来界定。
[0015]在以下描述中，阐述了众多细节，不过，对于本领域的技术人员而言将显而易见，可以不用这些具体细节来实践本发明。在一些实例中，以框图的形式而非详细地示出了公知的方法和器件，以避免使本发明模糊不清。在整个本说明书中对“实施例”或“一个实施例”的参考表示在本发明的至少一个实施例中包括结合实施例描述的特定特征、结构、功能或特性。于是，本说明书中各处出现的短语“在实施例中”或“在一个实施例中”未必指本发明的相同实施例。此外，在一个或多个实施例中，可以通过任何适当方式来组合特定的特征、结构、功能或特性。例如，可以在与两个实施例相关联的特定特征、结构、功能或特性并不相互排斥的任何情况下，将第一实施例与第二实施例组合。
[0016]如本发明的说明书和附属权利要求中所用的，单数形式“一”和“该”也意在包括复数形式，除非上下文明确做出其它表述。还将理解，本文使用的术语“和/或”是指且涵盖关联的所列项目中的一个或多个项目的任何和全部可能组合。
[0017]可以在本文中使用术语“耦合”和“连接”连同其派生词来描述部件之间的功能或结构关系。应当理解，这些术语并非意在彼此同义。相反，在具体实施例中，可以使用“连接”表示两个或更多元件与彼此直接物理、光学或电接触。可以使用“耦合”表示两个或更多元件与彼此直接或间接(在它们之间具有其它居间元件)物理、光学或电接触和/或两个或更多元件与彼此合作或交互(例如，像因果关系中那样)。
[0018]本文中使用的术语“上方”、“下方”、“之间”和“上”是指一个部件或材料层关于其它部件或层的相对位置，其中，这种物理关系值得注意。例如，在材料层的上下文中，设置于另一层上方或下方的一层可以直接与另一层接触，或者可以具有一个或多个居间的层。此夕卜，设置于两层之间的一层可以直接与两层接触，或者可以具有一个或多个居间的层。与之对照，第二层“上”的第一层与该第二层直接接触。在部件组装的上下文中进行类似的区分。
[0019]如整个本说明书中以及权利要求中所用的，通过术语“中的至少一个”或“中的一个或多个”连接的项目列表可以表示所列项目的任意组合。例如，短语“Α、Β或C中的至少一个”可以表示A;B;C;A和Β;Α和C;B和C;或Α、Β、和C。
[0020]本文描述了用于在去除蚀刻掩模期间保护所蚀刻特征的技术和结构。与在单个蚀刻步骤中蚀刻临界尺寸(CD)和去除界定掩模的牺牲图案为目标的现有方法不同的是，本文描述的实施例将CD控制和蚀刻掩模去除解耦成独立的蚀刻步骤，由此允许图案化蚀刻过程中有更大裕量。在实施例中，对掩模进行图案化并蚀刻衬底层以转移具有期望CD的图案。在蚀刻衬底层之后，利用回填蚀刻掩模的牺牲材料覆盖被图案化成衬底的特征。去除掩模的至少顶部，同时牺牲材料保护衬底特征。然后去除牺牲材料和掩模的任何剩余部分。在另一实施例中，接下来利用与多层蚀刻掩模的第一材料层具有相同成分的牺牲材料来保护所蚀刻到衬底层中的栅极接触开口。在接下来与第一掩模材料层同时去除牺牲材料之前，去除与衬底层具有类似成分的蚀刻掩模的第二材料层。
[0021]图1是示出了根据实施例的利用牺牲材料来从衬底剥离蚀刻掩模的方法101的流程图。图2A、2B、2C、2D和2E是根据一个示例性实施例的随执行方法100中的选择的操作而演变的集成器件结构的截面图。
[0022]方法101开始于在操作110接纳设置在图案化的掩模下方的衬底层。衬底层可以是适于形成集成器件的任何材料。(多个)衬底材料层可以是非牺牲性的，因为材料层的至少一部分最终存在于最终器件结构中，或者衬底层也可以是牺牲性的，并且不存在于最终器件结构中。由于在衬底层的具体材料成分方面，某些实施例不受限制，所以术语“衬底层”可以包括输入到方法101中的起始材料中存在的任何和所有膜。示例性实施例包括，但不限于:体半导体材料(例如，基本单晶半导体，例如，但不限于硅)、体绝缘体上半导体(SOI)材料、体绝缘体(例如，蓝宝石)；(多个)薄膜材料层，例如，但不限于电介质(例如，二氧化硅、氮化硅、金属氧化物)、金属、有机物;和/或薄膜层和体材料的任意组合。图2A图示了一个示例性实施例，其中，衬底层205代表一个或多个薄膜衬底层和/或体衬底层，其中的至少一层要通过方法101的执行而被图案化。
[0023]在实施例中，图案化的掩模包括适于对接下来执行的一个或多个衬底层的蚀刻进行掩模的一个或多个材料层。由于在掩模的具体材料成分方面，某些实施例不受限制，所以术语“掩模”包括输入到方法101中的起始材料中存在的任何和所有牺牲掩模膜。因此，在图2A中，图案化的掩模208代表任意数量的成分不同的不可光界定的“硬”掩模材料层和/或可光界定的掩模材料层。如这里使用的，可光界定的材料对光刻图案化工艺中采用的辐射敏感并可被其修改(例如，正性和负性光刻胶)。不可光界定的材料对光刻处理不敏感。掩模208也可以是多层掩模堆叠体，其可以具有一个或多个可光界定的材料层和/或一个或多个不可光界定的材料层。示例性硬掩模材料包括，但不限于:无机电介质(例如，二氧化硅、氮氧化硅、氮化硅、碳化硅)；有机电介质，例如底部抗反射涂层(BARC);以及比BARC具有显著更高的碳含量的碳基膜(例如，CVD碳和旋涂碳)。
[0024]不论成分如何，都对在操作110接纳的掩模图案化，并可以利用适合特定掩模成分的任何工艺图案化。例如，在图2A中，将掩模特征211图案化到掩模208之中。在光刻胶掩模实施例中，可以利用光刻曝光和显影工艺形成这样的掩模特征。在硬掩模实施例中，可以利用干法蚀刻工艺从先前利用光刻或其它非光刻技术印刷的图案转移这样的掩模。在多层掩模实施例中，这样的掩模特征可以是平版印刷和干法蚀刻工艺两者的结果。
[0025]方法101继续在操作120蚀刻一个或多个层的一部分中的图案。蚀刻操作120将图案化掩模的特征转移到设置于图案化掩模下方的材料层中。本文的实施例在采用的蚀刻工艺方面不受限制，并且可以根据要去除的材料成