第一硬掩模材料层上方设置具有第二成分的第二硬掩模材料层。还利用所述掩模特征对所述第二硬掩模材料层图案化;并且所述牺牲材料具有在所述第二硬掩模材料上方平面化的顶表面。
[0076]在另一实施例中，所述牺牲材料凹陷在所述掩模特征内，所述牺牲材料的顶表面凹陷在所述第一硬掩模材料的顶表面之下。
[0077]在另一实施例中，所述第一硬掩模层是具有超过80wt%的碳并且具有100_200nm的厚度的碳基材料。所述图案化的衬底层包括含硅电介质材料，并且所述衬底特征具有20-50nm的临界尺寸。
[0078]然而，以上实施例在这个方面不受限制，在各种实施方式中，以上实施例可以包括仅采用这样特征的子集、采用不同次序的这种特征、采用这种特征的不同组合和/或采用除明确列示的那些特征之外的额外特征。因此，应当参考附属权利要求，连同这种权利要求有资格享有的等同物的完全范围来确定本发明的范围。
【主权项】
1.一种制造集成器件的方法，所述方法包括: 接纳具有图案化的掩模的衬底； 在一个或多个层的至少一部分中蚀刻图案； 利用牺牲材料回填所蚀刻的图案； 在所述牺牲材料存在的情况下去除所述掩模的至少顶部部分；以及 相对于经图案化的一个或多个层选择性地去除所述牺牲材料。2.根据权利要求1所述的方法，其中: 在一个或多个层中蚀刻所述图案还包括:蚀刻设置于所述图案化的掩模下方的所述衬底的层； 回填所蚀刻的图案还包括: 利用完全覆盖所蚀刻的衬底层的所述牺牲材料来填充所述掩模中的所述图案；以及 在所述掩模的顶表面上方使所述牺牲材料平面化； 去除所述掩模的所述顶部部分还包括: 蚀刻透过设置于所述掩模的所述顶表面上方的所述牺牲材料的整个厚度；以及 蚀刻透过所述掩模的仅部分厚度;并且 去除所述牺牲材料的剩余部分还去除了剩余的掩模材料。3.根据权利要求1所述的方法，其中: 所述掩模包括多个掩模材料层，所述多个掩模材料层包括设置于第二掩模材料层之下的第一掩模材料层，所述第二掩模材料层与所述第一掩模材料层具有不同的成分； 在一个或多个层中蚀刻所述图案还包括:蚀刻设置于所述掩模下方的所述衬底的层；回填所蚀刻的图案还包括:利用完全覆盖所蚀刻的衬底层的所述牺牲材料来填充所述掩模中的所述图案； 去除所述掩模的所述顶部部分还包括:至少蚀刻透过所述第二掩模材料层;并且 去除所述牺牲材料的剩余部分还去除了所述第一掩模材料层。4.根据权利要求1所述的方法，其中: 所述掩模包括多个掩模材料层，所述多个掩模材料层包括设置于第二掩模材料层之下的第一掩模材料层，所述第二掩模材料层与所述第一掩模材料层具有不同的成分； 在一个或多个层中蚀刻所述图案还包括:蚀刻设置于所述掩模下方的所述衬底的层；回填所蚀刻的图案还包括:利用完全覆盖所蚀刻的衬底层的所述牺牲材料来填充所述掩模中的所述图案，其中，所述牺牲材料与所述第一掩模材料层具有相同的成分； 去除所述掩模的所述顶部部分还包括:至少蚀刻透过所述第二掩模材料层;并且 去除所述牺牲材料的剩余部分还去除了所述第一掩模材料层。5.根据权利要求1所述的方法，其中: 所述掩模包括多个掩模材料层，所述多个掩模材料层包括设置于第二掩模材料层之下的第一掩模材料层，所述第二掩模材料层与所述第一掩模材料层具有不同的成分； 在一个或多个层中蚀刻所述图案还包括:蚀刻设置于所述掩模下方的所述衬底的层，其中，所蚀刻的衬底层与所述第二掩模材料层具有相同的成分； 回填所蚀刻的图案还包括:利用完全覆盖所蚀刻的衬底层的所述牺牲材料来填充所述掩模中的所述图案，其中，所述牺牲材料与所述第一掩模材料层具有相同的成分； 去除所述掩模的所述顶部还包括:至少蚀刻透过所述第二掩模材料层;并且 去除所述牺牲材料的剩余部分还去除了所述第一掩模材料层。6.根据权利要求1所述的方法，其中: 所述掩模包括多个掩模材料层，所述多个掩模材料层包括设置于一个或多个不可光界定的硬掩模材料层上方的一个或多个可光界定的掩模材料层； 在一个或多个层中蚀刻所述图案还包括: 蚀刻透过所述一个或多个硬掩模材料层；以及 蚀刻设置于所述图案化的掩模下方的所述衬底的层； 回填所蚀刻的图案还包括:利用所述牺牲材料来填充所述掩模中的所述图案以完全覆盖所蚀刻的衬底层;并且 去除所述掩模的所述顶部部分还包括:蚀刻透过所述硬掩模材料层中的至少一层。7.—种制造集成微电子器件的方法，所述方法包括: 接纳具有掩模的衬底，所述掩模具有多个掩模材料层，所述掩模包括设置于多个未图案化的不可光界定的硬掩模材料层上方的一个或多个图案化的可光界定的掩模材料层，所述多个硬掩模层还包括设置于第二硬掩模材料层下方的第一硬掩模材料层； 通过蚀刻透过所述多个硬掩模材料层来对所述硬掩模材料层图案化；以及通过蚀刻设置于所述第一硬掩模材料层下方的衬底层的至少一部分来对所述衬底图案化； 利用完全覆盖所蚀刻的衬底层的牺牲材料来回填所蚀刻的图案； 在所述牺牲材料存在的情况下蚀刻透过所述第二硬掩模材料层，所述蚀刻终止于所述第一硬掩模材料层上；以及 相对于所述衬底层选择性地同时去除所述牺牲材料的剩余部分和所述第一硬掩模材料层。8.根据权利要求7所述的方法，还包括: 在所述衬底上形成多个晶体管栅电极； 在所述栅电极上方沉积所述衬底层;并且 其中，对所述衬底图案化还包括:通过蚀刻透过所述衬底层以暴露所述栅电极的顶表面，来在所述栅电极的至少其中之一上方的所述衬底层中形成栅极接触部开口。9.根据权利要求7所述的方法，其中: 利用所述牺牲材料回填所蚀刻的图案还包括:在所述掩模的顶表面上方使所述牺牲材料平面化;并且所述方法还包括 蚀刻透过设置于所述掩模的所述顶表面上方的所述牺牲材料的整个厚度。10.根据权利要求7所述的方法，其中: 利用所述牺牲材料回填所蚀刻的图案还包括利用旋涂工艺涂布碳基材料;并且蚀刻透过所述第二硬掩模材料层包括:以至少等于所述第二硬掩模材料层的蚀刻速率的速率来蚀刻所述碳基材料。11.根据权利要求7所述的方法，其中: 利用所述牺牲材料回填所蚀刻的图案还包括利用旋涂工艺涂布所述牺牲材料;并且 所述牺牲材料与所述第一硬掩模材料层具有相同的成分。12.根据权利要求7所述的方法，其中: 所述衬底层是含硅电介质材料； 所述第一硬掩模材料层是沉积于所述衬底层上的碳基材料，所述碳基材料具有超过80wt%的碳； 所述第二硬掩模材料层是含硅电介质材料并且沉积于所述第一硬掩模材料层上;并且 利用所述牺牲材料回填所蚀刻的图案还包括利用旋涂工艺在所蚀刻的掩模材料上方涂布所述碳基材料。13.根据权利要求7所述的方法，其中: 所述衬底层是SiC; 所述第一硬掩模材料层是沉积于所述衬底层上的碳基材料，所述碳基材料具有超过80wt%的碳； 所述第二硬掩模材料层是含硅电介质材料并且沉积于所述第一硬掩模材料层上;并且 利用所述牺牲材料回填所蚀刻的图案还包括利用旋涂工艺在所蚀刻的掩模材料上方涂布所述碳基材料。14.一种微电子器件结构，包括: 具有图案化的衬底特征的图案化的衬底层； 设置于所述图案化的衬底层上方的图案化的掩模，所述掩模包括具有第一成分的第一硬掩模材料层，利用与所述衬底特征对准的掩模特征来对所述第一硬掩模材料层图案化；以及 设置于所述衬底特征上方并且回填所述掩模特征的牺牲材料，其中，所述牺牲材料和所述第一硬掩模材料具有相同的碳基不可光界定的材料。15.根据权利要求14所述的器件结构，其中，所述图案化的衬底层包括穿过所述衬底层并且暴露晶体管栅电极的顶表面的一个或多个栅极接触部开口。16.根据权利要求14所述的器件结构，还包括设置于所述第一硬掩模材料层上方的具有第二成分的第二硬掩模材料层，其中，还利用所述掩模特征来对所述第二硬掩模材料层图案化。17.根据权利要求14所述的器件结构，还包括设置于所述第一硬掩模材料层上方的具有第二成分的第二硬掩模材料层，其中，还利用所述掩模特征来对所述第二硬掩模材料层图案化;并且 其中，所述图案化的衬底层和所述第二硬掩模材料两者是含硅电介质材料。18.根据权利要求14所述的器件结构，还包括设置于所述第一硬掩模材料层上方的具有第二成分的第二硬掩模材料层，其中，还利用所述掩模特征对所述第二硬掩模材料层图案化;并且 其中，所述牺牲材料具有在所述第二硬掩模材料上方平面化的顶表面。19.根据权利要求14所述的器件结构，其中，所述牺牲材料凹陷在所述掩模特征内，所述牺牲材料的顶表面凹陷在所述第一硬掩模材料的顶表面之下。20.根据权利要求14所述的器件结构，其中: 所述第一硬掩模层是具有超过80wt %的碳并具有100-200nm的厚度的碳基材料；所述图案化的衬底层包括含硅电介质材料;并且所述衬底特征具有20-50nm的临界尺 寸。
【专利摘要】用于在去除蚀刻掩模期间保护所蚀刻的特征的技术和结构。在实施例中，对掩模图案化并蚀刻衬底层以转移图案。在蚀刻衬底层之后，利用回填蚀刻掩模的牺牲材料覆盖被图案化到衬底中的特征。在由牺牲材料保护衬底特征的情况下，去除掩模的至少顶部部分。然后，去除牺牲材料和掩模的任何剩余部分。在其它实施例中，利用与多层蚀刻掩模的第一材料层具有相同的成分的牺牲材料来保护所蚀刻到衬底层中的栅极接触部开口。在接下来与第一掩模材料层同时去除牺牲材料之前，去除与衬底层具有类似成分的蚀刻掩模的第二材料层。
【IPC分类】H01L21/027, H01L21/312
【公开号】CN105474369
【申请号】CN201380079021
【发明人】S·孙达拉拉詹, N·拉哈尔-乌拉比, L·古勒尔, M·哈珀, R·T·特勒格尔
【申请人】英特尔公司
【公开日】2016年4月6日
【申请日】2013年9月25日
【公告号】US20160203999, WO2015047255A1