专利名称：一种pu－mu－chl结构计算机核心设计的制作方法
技术领域：
本发明提供一种计算机核心部件结构设计技术，具体涉及到处理机、通道处理机和主存储设备，外设通过内部总线连接技术等。
2.背景技术现在流行是一种CPU-M结构的计算机。这种计算机的核心部件主要有中央处理单元CPU和主存储器M(简称内存)，它们通过内部总线连接，形成了CPU-M结构计算机的主体。为了与外部设备进行信息交换，CPU-M结构计算机又引进外部总线，用通道处理机(简称通道)通过外部总线完成内存与外设数据传输任务。这种结构计算机有如下几大问题(1)多处理机共用一个内存，常发生内存冲突；(2)多设备共用一条内部总线，常发生内部总线冲突；(3)引入外部总线，部件协作复杂，造成系统软件开销过大；(4)单一内存的多任务执行，软件管理形式庞杂，系统效率低下。
造成以上问题的原因，主要来自于单内存，单内部总线的结构设计。
针对CPU-M计算机结构的缺陷，发明人姜咏江于2005年10月在《计算机应用与软件》杂志，以《内存分块并行计算机研究》为题，发表了PU-MU计算机核心结构设计思想。这种设计思想提出了执行单位PU(Performance Unit)和存储单位MU(Memory Unit)的概念，指出了以PU、MU结合的方式执行程序的新思路，为计算机设计提供了一种全新的设计理念。
3.发明内容本发明的目的在于提供一种PU-MU-CHL结构计算机核心设计，这种设计使用多个存储单位、多个执行单位、多个通道处理机、多条内部总线，施行交换连通方式同时执行多个程序，形成一种多内存多处理机的并行计算机系统。该设计能将通道处理机使用外部总线工作形式转化为内部总线工作形式，能够克服CPU-M结构计算机设计的缺点，为计算机研制开发提供了一种全新的设计方法。
本发明具体提供的是3个执行单位、6个存储单位、2个通道、30条内部总线的PU3-MU6-CHL2结构计算机核心设计技术。其中(1)执行单位PU，由运算器及附属设备、控制器及附属设备、分析器及附属设备组成一个整体，能够与存储单位MU通过内部总线连通，连通之后，能够立即在系统时钟的作用下，执行MU中的程序；(2)存储单位MU，由程序计数器、堆栈指针、累加器、地址指针、存储器及附属设备等组成一个整体，它可与PU连通执行程序的，还可以与通道处理机CHL连通，连通之后，也能够立即执行MU中内存外设传输数据的程序；(3)通道处理机CHL，由通道控制器、通道指令分析器和一些附属设备组成的一个整体，它以总线方式固定连接着若干个外部设备，它能与存储单位MU通过内部总线连通方式连接，连通之后，能够立即在系统时钟的作用下，执行MU中的通道程序；(4)可控通断总线CCB(Can Control Bus)，由若干条中间连接着逻辑可控开关(双向三态门电路)的导线组成，CCB两端可以连接PU与MU，也可以连接CHL与MU，CCB不仅包含各种数据传输导线，而且包含各种控制信息传输的导线；(5)总线通断控制器BCE(Bus Control Equipment)，由标志寄存器、置位锁存器和逻辑电路等组成的设备连通断开装置，它能够根据PU、MU和CHL的请求连接标志寄存器的值，来确定MU与那个PU连通，或者MU与那个CHL连通，它控制着每对可连通的设备最多只能有一条CCB被接通；(6)PU、CHL简单指令系统，由一些常用的计算机指令和PU-MU-CHL结构的特殊指令构成，指令是根据所给具体PU、CHL设计的，特殊指令包括转向CHL执行的PU指令和转向PU执行的CHL指令等；
本发明中执行单位PU、存储单位MU和通道CHL等，各自内部设备的连接都是总线方式的，因而PU与MU连通(或CHL与MU的连通)，就将双方原总线上的各个设备通过总线连接在一起了，由于连通之后，控制线已经接通，所以各设备可以像原来就连接在一起一样工作。
本发明中的PU3-MU6-CHL2结构计算机核心的每个MU与每个PU、CHL都有CCB连接着，由于不需要PU与CHL连接，因此共需要30条CCB。这30条CCB并不需要同时工作，不论何时，与MU连接的CCB中最多只能有一条被接通，其余与之连接的各条CCB都处于断开状态。PU3-MU6-CHL2结构计算机核心最多可以有5条CCB被接通，因此最多同时可以有5个MU在工作，另外没有连通的MU处于等待状态，如果每个MU的存储器中都有一个程序，那么最多同时就可以运行5个程序，其中最多有2个程序在执行输入输出操作，最多有3个程序在执行非输入输出操作。
在程序执行的过程中，每条CCB是否接通要由总线控制器BCE来指挥。BCE是根据PU、MU、CHL的连接请求标志位的值来指挥的，其中MU有分别与PU、CHL连接的请求位，PU、CHL都只有与MU连接的请求标志位。连接双方对应连接请求标志位如果是“00”，规定保持原来的连通或断开状态不变；若是“01”或“10”，规定要施行断开动作，其中连接请求标志位是“1”的一方，要从新寻求连接；若双方对应连接请求标志位是“11”，那么必须按着优先级顺序施行连接，并在连通之后立即将双方对应连接请求标志位变成“00”，这样才能保持连通状态。
本发明与现行计算机比较，程序运行效率极高。由于每个MU都自带本身程序运行的“现场”，所以程序中断时就不需要进行“现场保护”，将来恢复程序运行时也不需要“现场恢复”操作。利用多对PU和MU的动态对应连接，动态交换，可以真正地实现多个程序同时运行，而不是CPU-M结构意义的短时间内的程序交替执行。在MU的数量足够满足PU连接需要的情况下，可以做到PU的“饱和”运行状态，充分发挥处理机的作用。
4.
图1是CPU-M结构的计算机核心。这是发明人自己设计的CPU-M结构简单计算机。CPU由控制器CON，程序计数器PC、指令寄存器IR、堆栈指针SP、地址指针PTR、运算器ALU、累加器A、寄存器B、数据寄存器X、Y等组成。设备IN和OUT代表输入输出装置，不属于核心部件的范围。存储器M包括随机存储器RAM和附属地址寄存器MAR。
这个计算机，内部总线16条，高5位可以传输机器指令的操作码，剩下的低11位可以传输操作数，可以传输处理16位的数据，因而数据寄存器和随机存储器RAM都是16位的。由于地址线有8条，所以存储器最多有256个存储单元。该计算机的地址寄存器MAR、程序计数器PC、指针寄存器PTR、堆栈指针SP等涉及地址信息设备都是8位的。X、Y、IN、OUT都是16位的数据寄存器。通过总线进行数据交换的设备都有L门和E门控制线，可以通过它们控制从总线接收或发送数据。PTR和SP都有加1减1控制端，能够进行加1和减1操作。IN是16位可输入寄存器，OUT是带有发光二极管组的16位输出寄存器。
带有标识的短线都是控制线，E带有脚标的为输出控制线，L带脚标的是输入控制线；除了Clr与Clk之外，C开头的控制线是加一控制线，D开头的控制线是减一控制线；Me、IO是决定RAM的读写线，Su是减法控制线；为了能够在16位的数据中获得8位的地址(也可以获得8位的有效数据)信息，特地将数据寄存器X的高8位引出了复位控制端Rx，当Rx＝1时，X的高8位就变成了“00000000”。例如X＝1111011100011011，当Rx＝1后，寄存器X的值就变成X＝0000000100011011。Nf是指示累加器A中的数是负数的标志，Zf是指示累加器A中的数是0的标志。图中双线中的数，表示导线的数量。
CPU-M结构计算机核心部件的最大特点是一个CPU中包含一个程序计数器PC，并用PC确定全部程序的执行顺序。
图2是计算机核心部件PU-MU结构，虚线框起的部分是PU，其余的部分都包含在MU中。这种结构设计的要点是●将程序计数器PC移入MU；●将累加器A移入MU；●将算术逻辑部件ALU的一个数据寄存器换成同B一样的寄存器C；
●将IR、CON、B、C、ALU组成一体，专门来执行指令，记为PU；●将RAM、MAR、A、PC、SP、PTR、X、Y组成一体，专门存储指令和数据，记为MU。
图中双线中的数，表示导线的数量。
图3是计算机核心部件CHL-MU结构，虚线框起的部分是CHL。CHL没有运算器，连接着所有与之连接的外部设备的工作缓冲区DV，并通过L门和E门(输入输出控制线)决定输入输出。IR中有指令分析设备，CON中有控制矩阵来决定外部设备和输入输出方向等。图中双线中的数，表示导线的数量。
图4是计算机核心部件PU1-MU2结构。这是1个PU和2个MU组织在一起的PU1-MU2结构计算机核心部件，图中k1、k2是2个双向三态门组组成的可控开关的控制端，ki＝1时(i＝1、2)，该组总线线路(包括控制线)接通，否则断开。图中双线中的数，表示导线的数量。
MUi(i＝1、2)与PU总线接通时，MUj(j＝1、2，j≠i)就与PU断开，在机器时钟的作用下，就开始执行MUi中的程序。
图5是计算机核心部件PU3-MU6结构设计。这是3个PU和6个MU组织在一起的计算机核心部件结构示意图。PU和MU形成了两组，组间元素之间都有内部总线CCB连接，共有18组总线，每组总线都用可控开关组管理线路通断。可控开关组用专门的控制设备BCE来管理。
图6是计算机核心部件PU3-MU6-CHL2结构设计。这是在图4的基础上增加2个通道CHL形成的，CHL仍然使用内部总线CCB与各MU连接。所有的外部设备都连接在某个CHL上，由通道CHL通过外部设备缓冲区DV进行与内存的数据交换。
图7是PU3-MU6计算机结构总线自动通断控制逻辑电路。p1、p2、p3、M1、M2、M3、M4、M5、M6是PU与MU申请连接的标志寄存器组，统一用时标Clk控制。整个电路运用标志寄存器组的标志位来确定各总线的通断。p1、p2、p3分别是PU1、PU2、PU3的连接请求标志位，M1、M2、M3、M4、M5、M6分别是MU1、MU2、MU3、MU4、MU5、MU6的连接请求标志位。E1～E18是18个双向三态门组组成的可控开关组的控制端。U1、U2、U3是PU1、PU2、PU3的申请连接标志位寄存器的复位端，T1、T2、T3、T4、T5、T6是MU1、MU2、MU3、MU4、MU5、MU6的申请与PU连接标志位寄存器的复位端。
标志寄存器的各自的输入端分别是D1、D2、D3、D4、D5、D6、D7、D8、D9，各寄存器由相应的Li门(i＝1、2、…、9)控制输入和持续时间，各寄存器的输出端就用寄存器名标注，分别是p1、p2、p2、M1、M2、M3、M4、M5、M6，这些线直接成为了设备连接优先级电路的输入线。
设备连接优先级电路的输出线C2C1R3R2R1就是开关确定电路的输入线。开关确定电路的输出线有18条，就是18个可控开关的控制线E1～E18。
E1～E18又是下面或门复位逻辑控制电路的输入线，或门输出端各连接一个微分电路。微分电路的输出端直接连接在相应标志寄存器的复位端。
图8是一位寄存器电路。(a)是标志寄存器，x是输入端，y是输出端，L是输入控制线，Clk是时标线，Clear是复位控制线。(b)是置位锁存器与可控开关符号。置位锁存器是将输入端与输入控制线连在一起的标志寄存器，输出端直接连接在可控开关k的控制端上。
图9是计算机核心部件PUm-MUn-CHLk结构示意图。图中m、n、k都是自然数，表达的是同种设备的数量。中间的部分是总线通断控制器BCE，它控制着PU、CHL与MU的动态连接。
5.具体实施方式
一种PU-MU-CHL结构计算机核心设计，可以构造单处理机系统或多处理机系统，实际上两者之间只是PU、MU、CHL数量上的差异而已。这里仅以计算机核心部件PU3-MU6-CHL2结构的计算机为例加以说明，掌握了这种具体计算机的结构设计，任何一种PU-MU-CHL结构计算机核心设计都不会有问题了。PU3-MU6-CHL2结构的计算机设计具体可以按如下步骤实施。
(1)总体构造PU、MU、CHL的数量PU-MU-CHL结构计算机核心设计要预先考虑计算机系统的需要和能力，确定PU、MU、CHL的数量，如果三者的数量分别用m、n、k来表示，那么一般情况下应该有n＞m＞k，当然如果大量的工作是数据交换，根据需要也可以考虑n＞k＞m。设定了PU、MU、CHL的数量，就确定了可控通断总线CCB的条数，CCB的总数是n×(m+k)。
(2)构造PU、MU和CHLPU-MU-CHL结构计算机核心设计中构造PU、MU、CHL要有整体考虑，要根据计算机功能来布置总线连接的设备，组织好内部的联络。下面结合附图以具体的设计例子来说明设计方法。
1)PU与MU结构设计图1是出于程序设计功能考虑的CPU-M连接结构，该结构可以设计出一般的指令系统，可以实现程序设计的基本结构形式，其中包括顺序结构、分支结构、循环结构和子程序调用结构。该计算机结构可以进行算术加减法运算，可以实现成块数据处理，可以通过寄存器IN和OUT与外设进行数据交换。可以将这个简单的CPU-M结构的计算机转化成PU-MU-CHL结构设计。
图2是计算机核心部件PU-MU结构，虚框之内的部分就是执行单位PU，虚框以外的部分就是存储单位MU。图中PU的设备与MU的设备是通过内部总线连接在一起的，PU与MU之间没有可控开关组控制通断。如果将PU与MU之间的所有连接导线都加上可控开关组控制通断，那么就形成了PU与MU之间用CCB连接的PU-MU结构。
2)CHL与MU结构设计图3是将CHL与MU相连接形成的CHL-MU结构，虚框中是CHL，其中DV1～DVn是外部设备，CHL直接控制设备的缓冲区，因而缓冲区也属于CHL的组成部分。这里将缓冲区用外部设备标识标注，外部设备和缓冲区的结构在此不进行讨论。CHL-MU结构可以设置RAM与DV1～DVn的数据传输指令，数据传输指令由CHL的指令分析器IR和控制器CON分析控制执行。将图中CHL与MU的所有连接导线都加上可控开关组控制通断，那么就形成了CHL与MU之间用CCB连接的CHL-MU结构。
(3)PU3-MU6-CHL2结构设计1)PU3-MU6连接结构图4是1个PU与2个MU连接的结构设计，它们之间的连接使用了CCB，k1k2是CCB的控制端，控制k1k2的值，就能够选择不同的MU与PU连接。图5是PU3-MU6连接结构，共有18条CCB连接在PU与MU之间，CCB的控制端一律都由总线通断控制器BCE控制。
2)PU3-MU6-CHL2连接结构图6是计算机核心部件PU3-MU6-CHL2结构设计，共有30条CCB总线分两组将PU、CHL与MU连接起来，CCB根据需要接通和断开，所有的CCB控制端都由总线通断控制器BCE控制。
(4)PU3-MU6-CHL2总线对应连接控制设计1)整体控制思想PU3-MU6-CHL2结构要分别建立MU与PU，MU与CHL的连接线路，同种设备之间，PU与CHL之间没有线路连接。不论那种设备，工作状态中，只能与对应的惟一的一个设备连接，为达到这一功能，必须在每组线路上加装双向三态门可控开关组，以便按需要控制通断。PU3-MU6连接线路共有18条，要加18个可控开关组，MU6-CHL2连接线路共有12条，要加装12个可控开关组。
为能够进行线路自动通断控制，在内部总线连接控制器内，为每个MU设立申请连接CHL标志寄存器和申请连接PU标志寄存器，为每个CHL和PU都设立一个连接请求寄存器。PU3-MU6-CHL2结构在总线连接控制器内，共要设置17个1位寄存器，寄存器中的数据就是1个标志位。表1所列的是设备设置的连接请求标志位名称，也用这个名称代表相应标志寄存器。
表1设备的请求连接标志寄存器名称 为了进行有效地控制，规定同类设备序号小的连接优先级高，还规定，一个MU的两个申请连接位最多只能有一个值是“1”。
连接标志位对连接的状态可以规定是“00”保持状态；“01”或“10”表示断开；“11”施行连接。
2)PU3-MU6连接优先级电路设计PU3-MU6连接的优先级设计可以用表2给出(为了书写逻辑函数方便，表中每一条线都用一个字母表示)。将各开关的地址编码用PU二进制地址编码C2C1和MU的二进制地址编码R3R2R1的组合C2C1R3R2R1来表示，开关组用Ek(k＝1、2、…、18)标识出来，并认为就是相应开关组的控制线。
在如上的假定条件之下，PUi(i＝1、2、3)和MUj(j＝1、2、3、4、5、6)的双方连接顺序都是从最小的空闲号设备开始。由于只要优先级高的设备提出连接申请，优先级低的设备无论如何也不会形成连接，故而是与后者无关的，所以优先级真值表应该是表2表达的形式。
表2PU-MU内部线路自动连接优先级设计 表2中左边9列变量的值“1”，表示对应设备请求连接，值为“0”表示不请求连接。A～I分别代表3个PU和6个MU的连接请求。因变量L～z是5条地址线，它们组成18个开关组控制线的地址。
分析表2的自变量和因变量关系，可以得到开关地址线的逻辑函数(下列表达式中用“’”表示逻辑“非”运算)。
L＝A’B’C(D+D’E+D’E’F+D’E’F’G+D’E’F’G’H+D’E’F’G’H’I)M＝A’B((D+D’E+D’E’F+D’E’F’G+D’E’F’G’H+D’E’F’G’H’I)X＝(A+A’B+A’B’C)(D’E’F’G+D’E’F’G’H+D’E’F’G’H’I)Y＝(A+A’B+A’B’C)(D’E+D’E’F+D’E’F’G’H’I)Z＝(A+A’B+A’B’C)(D+D’E’F+D’E’F’G’H)将这些函数化简可以得到开关组地址线的函数，将这些函数的电路画出就是“设备连接优先级电路”。再由5条地址线做自变量，可以得到各开关控制线的逻辑函数。
E1＝L’M’X’Y’ZE2＝L’M’X’YZ’E3＝L’M’X’YZ………………E18＝LM’XYZ’由这些函数得到的连接逻辑电路叫“确定开关电路”。
3)PU3-MU6开关控制逻辑设计开关的接通与否是受PU，MU的申请连接标志位控制的，PU、MU的申请连接可以用二元组(p，m)的值来说明。(p，m)值的意义如下(p，m)＝(0，0)时，PU、MU保持原状态；
(p，m)＝(0，1)时，PU、MU断开连接；(p，m)＝(1，0)时，PU、MU断开连接；(p，m)＝(1，1)时，PU、MU实行连接。
从(p，m)的值能够知道，当一个开关的控制端Ek＝1时，相应的设备的二元组(p，m)的值是(1，1)，如果不将这个值及时变成(0，0)，那么优先级电路会认为这2个设备还需要建立连接，如果此时恰有优先级较高的设备提出连接申请，那么已经建立的连接就可能会断开，这就不能够保证正常的工作。为此当Ek＝1之后，必须立即将对应的(p，m)值变成(0，0)，以便这两个连接的设备不再参与连接竞争。
要使(p，m)值从(1，1)变成(0，0)必须在机器的下一个节拍完成，而且一直要保持到两个设备需要断开的时候为止。这项功能可以用反馈实现。另一方面，双向三态门电路的控制端，要求在连接的过程中一直保持值为“1”，而优先级电路使Ek＝1可能是瞬间的情况，因此也不能直接将Ek和双向三态门电路的控制端直接连在一起。为此在双向三态门电路控制端的前面连接一个置位锁存器，该置位锁存器输入是“1”时，寄存器的置位，而当输入是“0”时，由于L门封闭，故不可能发生数据改变。要想改变这个置位锁存器的值，惟一的办法就是用复位端Clear置“1”解决。这个寄存器可以将“1”留住一段时间，因此叫置位锁存器。
置位锁存器的复位端Clear直接纳入控制总线，成为总线控制字中的一员，这样断开总线的连接，就用指令来完成。
4)MU6-CHL2连接优先级电路设计MU6-CHL2开关控制逻辑设计和PU3-MU6的逻辑设计有一些不同，连接控制由四元组(mc，mf，c，cf)的值来决定的。四元组(mc，mf，c，cf)中mf、cf是通道编号，这里只有2个通道，用1条线就可以表示了，如果是4个通道，就得用2条线表达。产生连接的条件是(1，0，1，0)或(1，1，1，1)，因为每个编号的通道都只有1个，所以通道一方连接没有优先级问题，而是用通道编号核对。在MU一方，因为可能有多个MU同时连接同一个通道，所以必须使用优先级电路解决冲突。通过表3可以求得相应的变量逻辑表达式。
表3CHL-MU内部线路自动连接优先级设计 M＝BCD((E+E’F+E’F’G+E’F’G’H+E’F’G’H’I+E’F’G’H’I’J)X＝(AC’D’+BCD)(E’F’G’H+E’F’G’H’I+E’F’G’H’I’J)Y＝(AC’D’+BCD)(E’F+E’F’G+E’F’G’H’I’J)Z＝(AC’D’+BCD)(E+E’F’G+E’F’G’H’I)继而可以求出开关依据地址线M、X、Y、Z表达的逻辑关系式。
K1＝M’XYZK2＝MXY’Z……………K12＝MXYZ’依据这些表达式就能对应得到开关地址线和开关控制线的逻辑电路。
5)MU6-CHL2开关控制逻辑设计注意，对于CHL来说，cf的值是固定的，这里仅有2个，CHL1中cf＝0，CHL2中cf＝1，如果通道多于2个，那么cf就是一个多位二进制数。对于MU来说mf是可变的，需要与CHL1连接时，mf＝0，需要与CHL2连接时，mf＝1，这些设置一般由指令完成。
使用中，MU与CHL连接起作用的有二元组(c，mc)和(cf，mf)，(c，mc)的值决定状态，而(cf，mf)只起核对设备的作用。在MU提出连接CHL的申请时，要将标志位mc置位(mc＝1)，但只要MU的CHL申请标志位mc为“1”，那么MU的PU申请连接标志位m就得变为“0”，这是为了数据正确性的需要。
MU6-CHL2控制逻辑具体设计与PU3-MU6电路设计雷同，在此从略。
(5)逻辑控制电路工作原理PU3-MU6-CHL2结构计算机启动之初，每个PU、CHL都设置为提出连接申请，每个MU都会设置成提出与CHL连接的申请。这种情况，MU只会与CHL按着优先顺序连接，而不会与PU连接。与CHL连接之后，立即会使已经连接上的CHL的连接请求位复位，MU的要求与CHL的连接请求位复位，使它们不再参与连接竞争。连接之后，CHL立即会从MU存储器的初始位置开始执行管理程序，从默认的输入缓冲区将要执行的程序读入存储器，并将该程序执行的地址放入MU的程序计数器，最后将MU的要求与PU连接请求位用指令置“1”，将CHL连接请求位用指令置“1”，这样就会断开这个MU与CHL的连接，MU会投入与PU的连接的竞争，而CHL将回到与另外要求与CHL连接的竞争中。
已经装入了可执行程序的MU，通过连接优先级电路获得与PU的连接，连接之后会立即将双方的申请位复位，退出连接竞争。连接好的PU、MU就会根据程序计数器的指示执行程序。
执行中的程序如果需要输入输出，那么需要用指令填写MU的CHL申请连接位，指定通道序号，指定外设，指定内存数据位置等，然后将所连接的PU的连接申请位置位，这样会断开PU与MU的连接，将MU投入到连接CHL的竞争，将PU投入另外的与MU连接的竞争当中。程序执行完成的变化情况也大体如此，只是指定MU要连接的是程序输入设备。
(6)PU3-MU6-CHL2结构计算机指令设计表4、5是PU-MU-GHL结构的计算机一些指令设计，设计中要注意两点第一、任何一条指令的初始信息和结果信息都要放在MU中；第二、所有的输入输出都是经过CHL进行的。
表4PU指令系统设计
表5CHL指令系设计 由于彻底地划分了存储单位和执行单位，PU-MU-CHL结构和CPU-M结构计算机相比，相同指令的基本动作会有所改变。
例如，减法指令SUB的例行程序，CPU-M结构计算机原为①Ep＝1，Lm＝1(将PC的值送到MAR选中指令)；②Me＝1，Li＝1(将RAM的内容送到寄存器IR，将指令取出)；③Cp＝1(PC加1)；④Ei＝1，Lm＝1(IR的低8位送到MAR，选中指令指示的地址)；⑤Me＝1，Lb＝1(RAM的内容送到B)；⑥Eu＝1，La＝1，IO＝1(ALU的内容送到A)。
PU-MU-CHL结构计算机的减法指令SUB的例行程序变为①Ep＝1，Lm＝1(将PC的值送到MAR选中指令)；②Me＝1，Li＝1(将RAM的内容送到寄存器IR，将指令取出)；③Cp＝1(PC加1)；④Ei＝1，Lm＝1(IR的低8位送到MAR，选中指令指示的地址)；⑤Me＝1，Lb＝1(RAM的内容送到B)；⑥Ea＝1，Lc＝1(A的内容送到C)；⑦Eu＝1，La＝1，IO＝1(ALU的内容送到A)。
虽然这样划分之后例行程序增加了一个节拍，然而会对多道程序的并发执行带来不小的优势。从例行程序的例子可以看到PU-MU-CHL结构计算机所有指令的初始信息来自MU，而执行的结果信息全部信息都回收到MU，这就使PU或CHL完全成为了一个“加工厂”，因而一个MU的程序指令执行完成之后，可以立即换到另一个MU的程序执行，实现了程序执行的交替。由于程序执行的环境就保存在程序所在的MU中，所以不用额外地产生“现场”保存和恢复的开销，必然提高计算机的运行效率。
(8)程序设计方式由于PU-MU-CHL结构计算机运行当中，可以任意地进行PU执行方式和CHL执行方式的交换，故而通道指令和处理机指令完全可以混在一个程序中书写，常用功能程序可以编写成子程序调用，十分方便。由于程序中断执行和恢复运行取决于MU是否与PU连接或者与CHL连接，故而不需要建立额外的实体来控制程序的这种状态变换，可以取消“进程”的引入，程序运行管理更加方便。由于MU中有堆栈，一般子程序的调用仍然可以使用。如果要多次地运行一个程序，可以将其分别放入不同的MU，这样就完全能达到执行中互不干扰。
PU-MU-CHL结构计算机采用的是真正并行执行方式，不同的程序之间没有执行中的“临界资源”，因而不必考虑如何达到互斥执行的情况，在管理上简单方便。
权利要求
1.一种PU-MU-CHL结构计算机核心设计，总体上仍然采用总线结构来关联各种设备，抛弃了CPU-M方法中一个CPU使用一个程序计数器来控制计算机全体程序运行的做法，改用记录程序和程序运行环境的存储单位MU来决定各自程序的运行条件，用执行单位PU与MU结合来执行程序，这样就形成了一个处理机可以对应多个地位相同的存储器的计算机结构，反之，一个存储器也可以对应多个地位相同的处理机，其中也包括专门用于传输数据的通道处理机。利用PU-MU-CHL结构设计技术很容易组织并行计算机系统，而且并行的处理机和存储器的组合数量没有限制。传统的并行计算机由于共用一个内存，即使在处理机使用高速缓存(cache)，也仍然不能够作到各处理机的同时运行，并且处理机的数量增加，内部总线的数量和内存的数量都不会增加，这样的结构还受到内存与高速缓存数据传输速度的限制，在一定的处理机数量之上，整机的效率会急遽下降。PU-MU-CHL结构的计算机，完全不会出现CPU-M计算机的这种问题，因为随着处理机和存储器的增加，也就是PU、MU或CHL的增加，总线的数量也会随之增加，每个运行的程序都有自己的运行环境和自己使用的总线，虽然同处在一个计算机中同时运行，但彼此之间互不干扰。这种真正的并行运行，会带来高级别的工作效率是不言而喻的。一种PU-MU-CHL结构计算机核心设计，其特征是一个计算机中使用多条内部总线连接处理机(PU、CHL)和内存设备(MU)，连接在处理机和内存间的总线可以连通，利用连通总线能够传输信息，有专门的硬件控制设备，解决要求连通一方与哪一个对方连接的总线连通，连通的两部分形成总线结构的一个整体，借助系统时钟自动执行程序，形成多个程序同时运行；另外，如果是CHL与MU连通，那么执行的程序就是在进行输入输出，外设与内存的数据交换，不是通过外部总线进行，而是通过内部总线完成的。
2.如权利要求1所述的一种PU-MU-CHL结构计算机核心设计，其特征在于所述PU、CHL与MU的自动连通设计和程序自动执行，确定执行指令的程序计数器和堆栈指针等，在每个MU中都各有一个。
3.如权利要求2所述的一种PU-MU-CHL结构计算机核心设计，其特征在于通过对应标志寄存器、连通优先级逻辑电路、置位锁存器、反馈复位对应标志寄存器的装置、MU中特定通道编号寄存器等，完成自动连通、保持连通，用特定指令完成标志填写，实现程序断续执行和PU、MU转换执行。
全文摘要
一种PU－MU－CHL结构计算机核心设计，是计算机核心部件设计领域的一项新的设计方法。按着PU－MU－CHL结构设计的计算机，可以解决长期以来难以解决的计算机总线冲突和内存冲突，真正实现任意的，多内存多任务的并行计算机核心结构。PU－MU－CHL结构采用外部总线内部化，让通道CHL像PU一样工作，在需要时自动交替与MU连接，提高了计算机完成任务的能力和效率。PU－MU－CHL结构计算机将主要的管理工作交给了硬件，不再使用“进程”来同时运行多个程序，超过处理器个数的多个程序执行，可以在指令周期间歇立即切换，再次执行暂停的程序，无需多余的动作。PU－MU－CHL结构计算机程序设计简单。
文档编号G06F15/16GK1881201SQ20061007276
公开日2006年12月20日 申请日期2006年4月10日 优先权日2006年4月10日
发明者姜咏江 申请人:姜咏江, 姜展, 姜阔