专利名称：柔性宽度数据协议的制作方法
技术领域：
本发明涉及处理器数据总线，特别是涉及柔性宽度数据协议，其解决了当前微处理器封装尺寸大和不合理的电源需求的问题，即解决了微处理器的数据总线接口需要大量管脚和电源的问题。
背景技术：
在当前微处理器如x86兼容微处理器中，读出或写入存储器的处理(即，读和写处理)是经系统总线完成的。这些处理(transaction)包括请求阶段和数据(即响应)阶段。在请求阶段中，经地址信号组提供处理地址以及处理类型。地址信号组通常包括地址总线、一组对应的地址选通信号、以及请求总线。在数据阶段中，经数据信号组传送对应于该处理的数据。数据信号组通常包括数据总线、一组对应的数据选通信号、响应总线(包括响应类型)、以及总线控制信号。在一种特殊的传统结构中，数据信号组包括必须为微处理器管芯所提供的封装管脚上的大约72个左右的信号。许多传统结构支持“4倍频(quad-pumped)”处理，其中经该总线在几个周期(如2个时钟周期)总线或系统时钟内传送全部高速缓存线(对于64字节的高速缓存线是8个4字)。在传统微处理器的4倍频处理期间，在每个时钟周期中，数据信号组的大部分信号经被多次声明(asserted)，从而消耗了大量的电源。
本发明注意到传统数据信号组结构在封装尺寸和/或电源受到限制的某些应用领域是存在问题的。因此欲提供一种机制，以减少对数据信号组管脚数和相称的电源的需求，但仍然维持数据传送能力。此外，为适应不同的应用领域，欲提供一种机制，以将数据传送能力配置为上述全宽度数据总线模式或下述新的半宽度数据总线模式。
发明内容
根据本发明实施例的微处理器包括系统时钟管脚，其接收总线时钟信号、多个数据信号组管脚、以及数据总线配置逻辑电路。数据总线配置逻辑电路执行数据信号组管脚上半宽度数据处理，其中在所述总线时钟信号的4个连续周期的每个周期期间对于4拍的每一拍传送一双字。
微处理器数据信号组管脚可包括多个数据选通管脚。数据选通管脚可包括在所述总线时钟信号的4个连续周期的每个周期期间用于锁存第一和第三双字的第一和第二数据选通管脚、以及用于锁存第二和第四双字的第三和第四数据选通管脚。数据信号组管脚可包括第一和第二数据部分，其中在所述第一和第二数据部分之间分割每个双字。数据信号组管脚还可包括第一和第二数据选通信号，其锁存第一数据部分上的数据、以及第三和第四数据选通信号，其锁存第二数据部分上的数据。
数据总线配置逻辑电路可包括全宽度协议逻辑电路和半宽度协议逻辑电路，每个响应于使能信号。当被使能时，全宽度协议逻辑电路执行数据信号组管脚上全宽度数据处理，其中在所述总线时钟信号的2个连续周期的每个周期期间对于4拍的每一拍传送一4字。当被使能时，半宽度协议逻辑电路执行数据信号组管脚上半宽度数据处理。
根据本发明实施例的微处理器接口系统包括由总线时钟和数据信号组组成的系统总线、以及与系统总线相连的多个器件。配置每个器件以执行系统总线上半宽度数据处理，其中在所述总线时钟的4个连续周期的每个周期期间对于4拍的每一拍传送一双字。在一个实施例中，每个器件为微处理器或总线代理。
数据信号组可包括多个数据选通。数据选通可包括在每个系统时钟周期期间用于锁存第一和第三双字的第一和第二数据选通、以及用于锁存第二和第四双字的第三和第四数据选通。数据信号组的第一和第二数据部分上提供每个双字。数据信号组包括第一和第二数据选通，用于锁存第一数据部分上的数据、以及第三和第四数据选通，用于锁存第二数据部分上的数据。
每个器件可包括全宽度协议逻辑电路和半宽度协议逻辑电路，每个响应于使能信号。当被使能时，全宽度协议逻辑电路执行系统总线上的全宽度数据处理，其中在所述总线时钟的2个连续周期的每个周期期间对于4拍的每一拍传送一4字。当被使能时，半宽度协议逻辑电路执行系统总线上的半宽度数据处理。所述多个器件可被配置以协调在用于执行所述全宽度数据处理的全宽度数据模式和用于执行所述半宽度数据处理的半宽度数据模式之间所述系统总线的操作。
根据本发明实施例的执行系统总线上半宽度数据处理的方法包括在一总线时钟的4个连续周期的每个周期期间对于系统总线上的4拍的每一拍声明一双字数据，以及对于每拍声明至少一个数据选通。该方法可包括声明第一对数据选通，以在每个总线时钟周期期间锁存第一和第三双字、以及声明第二对数据选通，以在每个总线时钟周期期间锁存第二和第四双字。该方法可包括声明第一数据选通，以锁存系统总线的第一数据部分上的第一和第三字、以及声明第二数据选通，以锁存第一数据部分上的第二和第四字。该方法还可包括声明第三数据选通，以锁存系统总线的第二数据部分上的第一和第三字、以及声明第四数据选通，以锁存第二数据部分上的第二和第四字。该方法包括声明系统总线的每个第一和第二数据部分上的数据字。
该方法还包括通过在系统总线的多个器件的每一个，协调工作在半宽度数据总线模式和全宽度数据总线模式之间的系统总线。该方法可包括通过与系统总线相连的每个器件，有选择地使能半宽度协议逻辑电路以执行系统总线上的半宽度数据处理、和全宽度协议逻辑电路以执行系统总线上的全宽度数据处理。
参照下面的描述以及附图，能更好地理解本发明的优点、特性和优势，其中图1是传统微处理器接口系统的简化框图；图2是表示参照图1传统处理器接口系统描述的用于执行总线处理的数据阶段(phase)的数据信号组中的信号交互时序图；图3是表示使用根据本发明实施例实现的半宽度数据总线的半宽度4倍频处理的数据阶段的时序图；图4中的表表示数据阶段中如何将根据本发明实施例的半宽度4倍频数据总线的数据总线信号映射到64字节高速缓存线中的数据字节；图5是根据本发明实施例的微处理器接口系统的简化框图，包括具有用于半宽度4倍频数据总线的数据信号组信号的系统总线；以及图6是根据本发明实施例示例性的数据总线结构逻辑方框图，其可用于实现图5的数据总线结构逻辑。
具体实施例方式
下面的描述使本领域的技术人员能掌握并将本发明用于所提供的特殊应用环境及其需求中。然而，很明显本领域的技术人员可对优选实施例加以修改，且这里定义的通用原则仍适用于其他实施例。因此，本发明不受这里所示并描述的特定实施例的限制，而应与这里公开的原则和新颖特性在最大范围内一致。
本发明注意到传统数据信号组结构在封装尺寸和/或电源受到限制的某些应用领域是存在问题的。因此，设计了一种柔性(flexible)宽度数据协议，其解决了当前微处理器封装尺寸大和电源需求不合理的问题，即微处理器数据总线接口需要用大量管脚和电源的问题，下面参照图1-6所作的进一步描述。
图1是传统微处理器接口系统100的简化框图。微处理器接口系统100包括微处理器101和总线代理(bus agent)103，其以系统总线105为接口。总线代理103表示本领域的技术人员所熟知的任何数量的不同类型总线代理，如存储器控制器、主机/PCI(外围组件互连)桥、芯片集等。系统总线105包括用于执行数据处理的信号，包括双向地址总线A、双向数据总线DATA、以及多个控制信号。在所示实施例中，A总线有33个信号，表示为A[35:3]，且DATA总线有64个信号，表示为DATA[63:0]，尽管应理解根据特定配置和架构，地址和数据总线可有任何合适数量的信号。本领域的技术人员应理解按当前的技术水平，要传送4字大小的数据，不需要最低有效地址信号(A[2:0])。
控制信号包括差分时钟总线BCLK[1:0]、双向地址选通总线ADSTB[1:0](表示A总线上地址的有效性)、双向请求总线REQ[4:0]，指定所请求处理的类型(如存储器代码读取、存储器数据读取、存储器线写入、按字节的存储器4字写入使能)、一对数据选通总线DSTBP[3:0]和DSTBN[3:0]、双向数据总线忙信号DBSY(由提供DATA总线上数据的实体来声明)、数据准备好信号DRDY(由经DATA总线传送数据的所有时钟周期期间提供数据的器件来声明)、以及响应总线RS[2:0]，其提供经DATA总线完成的处理响应类型(如没有数据、正常数据、隐式回写)。在所示实施例中，RS总线有3个信号，表示为RS[2:0]，且由总线代理1 03来声明。
事实上，所有当前微处理器中提供的信号，如传统微处理器接口系统100所示，仅有较小的变化。一些处理器在同样的信号组上复用地址和数据，因此提供控制信号来表示当前是数据还是地址。其他微处理器利用另外命名的不同地址或数据总线宽度或控制信号。此外，在比传统微处理器接口系统100小的总线宽度上复用地址和/或数据。注意重要的是几乎所有处理器提供信号，用于与总线代理通信，以表示请求什么类型的处理、该处理的参数、以及传输/接收数据。
在包括微处理器101的当前微处理器中，根据“4倍频”配置可在高速缓存线的基础上传送数据(如对于64字节高速缓存线为8个4字)。当传送整个高速缓存线时，用总线时钟信号BCLK[1:0]的2个周期传送高速缓存线中8个相关联的4字。相应地，在总线时钟BCLK[1:0]的每个周期中传送4个4字，由此解释了描述语“4倍频”。在该类型的数据传送期间，提供数据选通总线DSTBP[3:0]，DSTBN[3:0]信号以表示数据总线上不同4字拍的有效性，从而在单个总线时钟期间传送4拍(每个“拍”包括DATA总线的64位)。
图2是表示参照传统处理器接口系统100描述的用于执行数据阶段总线处理的数据信号组中信号交互的时序图。许多参考文献中描述了如x86兼容微处理器中所命名的这种处理操作和相应的信号，其中的一本书为TomShanley写的″The Unabridged Pentium4 IA32 Processor Genealogy，1stEdition，″。为清楚起见，控制信号声明为所示的逻辑低电平，尽管本领域的技术人员应理解这种声明也可用逻辑高电平来表示。差分总线时钟BCLK[1:0]的周期表示在时序图的顶部，其中用虚线表示BCLK[1]，其与BCLK
信号的极性相反。
如上所述，当前的技术状态提供64位数据总线DATA[63:0]，其支持64字节高速缓存线的数据阶段中经总线时钟BCLK[1:0]的2个周期传送。通过64位数据总线传送8字节称为一拍，且总线时钟BCLK[1:0]的每个周期中传送4拍1-4，5-8。在x86兼容结构中，将数据总线信号组分成4个子组。子组0包括DATA[15:0]、DSTBP0和DSTBN0；子组1包括DATA[31:16]、DSTBP1和DSTBN1；子组2包括DATA[47:32]、DSTBP2和DSTBN2；子组3包括DATA[63:48]、DSTBP3和DSTBN3。DSTBP0的下降沿用于表示DATA[15:0]上的字1、3、5和7有效，和DSTBN0的下降沿用于表示DATA[15:0]上的字2、4、6和8有效。DSTBP1的下降沿用于表示DATA[31:16]上的字1、3、5和7有效，和DSTBN1的下降沿用于表示DATA[31:16]上的字2、4、6和8有效。DSTBP2的下降沿用于表示DATA[47:32]上的字1、3、5和7有效，和DSTBN2的下降沿用于表示DATA[47:32]上的字2、4、6和8有效。DSTBP3的下降沿用于表示DATA[63:48]上的字1、3、5和7有效，和DSTBN3的下降沿用于表示DATA[63:48]上的字2、4、6和8有效。
上述传统微处理器接口系统100所使用的数据信号组结构在封装尺寸和/或电源受限的有些应用领域中是存在问题的。尤其是，包含传统微处理器接口系统100的信号DATA[63:0]、DSTBP[3:0]和DSTBN[3:0]的数据信号组包括72个信号，其必须在微处理器管芯的封装管脚上提供。此外，每次将这些信号中的一个信号驱动到系统总线105上，都需要消耗电源。因此期望提供一种机制，以减少对数据信号组管脚数和相应电源的需求，但仍然维持数据传送能力。此外，为适应不同的应用领域，期望提供一种机制，以将数据传送能力配置为上述全宽度数据总线模式或下述新的半宽度数据总线模式。
本发明提供一种新型数据信号组，其包括半宽度4倍频数据总线，且需要大约上述全宽度4倍频数据总线的一半(如36)数据信号组信号，且需要全宽度数据总线的一半电源。在一个实施例中，用减少的数据信号组管脚数量来实现微处理器和一个或多个总线代理，以减小封装尺寸并降低电源消耗。在另一实施例中，用根据传统结构的全宽度数据总线来实现微处理器和一个或多个总线代理，其中微处理器工作在使用全宽度数据总线的全宽度数据总线模式下或使用只包括一部分数据信号组管脚以降低电源的半宽度数据总线的半宽度数据总线模式下。对支持半宽度和全宽度数据总线模式的实施例而言，模式切换可在操作期间进行，或在初始化期间(如开机或复位)通过与系统总线连接的器件来协调。操作期间的模式切换可采用系统总线上的另外信号在模式间切换。或者，可将系统总线上现有信号用于模式切换。
图3是表示使用根据本发明实施例实现的使用半宽度数据总线作半宽度4倍频处理的数据阶段的时序图。根据本发明实施例的半宽度4倍频数据总线采用尺寸减小的数据信号组，该数据信号组包括数据信号DATA[31:0]以及4数据选通信号DSTBP[1:0]和DSTBN[1:0]。如图3所示时序图，处理的数据阶段仍然包括4拍，即在BCLK[1:0]的单个周期中驱动至DATA总线，但每拍包括传送一双字，而不是一4字。因此，要传送64字节高速缓存线，使用16拍A，B，C，D，E，F，G，H，I，J，K，L，M，N，O和P(A-P)，且整个传送花去4个时钟周期，而不是2个时钟周期。
在x86兼容实施例中，将根据本发明实施例的数据总线信号组分成2子组。子组0包括信号DATA[15:0]、DSTBP0和DSTBN0，而子组1包括信号DATA[31:16]、DSTBP1和DSTBN1。DSTBP0信号的下降沿用于表示DATA[15:0]信号上的字对拍A，C，E，G，I，K，M和O有效。DSTBN0信号的下降沿用于表示DATA[15:0]信号上的字对拍B，D，F，H，J，L，N和P有效。DSTBP1信号的下降沿用于表示DATA[31:16]信号上的字对拍A，C，E，G，I，K，M和O有效。DSTBN1信号的下降沿用于表示DATA[31:16]信号上的字对拍B，D，F，H，J，L，N和P有效。
图4的表400表示数据阶段中如何将根据本发明实施例的半宽度4倍频数据总线的数据总线信号DATA[31:0]映射到64字节高速缓存线中的数据字节。表400中，按BCLK周期和数据信号DATA[31:0]上传送的相应高速缓存线字节列出16拍A-P。例如，在BCLK的第一周期，或周期0中，在拍A，B，C和D期间分别传送高速缓存线字节3:0，7:4，11:8和15:12。本领域技术人员应理解本发明也可采用其他映射结构，且表400的例子用来提供如何经所示半宽度数据总线传送数据的教导。
图5是根据本发明实施例的微处理器接口系统500的简化框图，包括具有针对半宽度4倍频数据总线的数据信号组信号的系统总线505。微处理器接口系统500包括微处理器501和总线代理503，其以系统总线505为接口，其中总线代理503表示任何数量的不同类型总线代理，如上述总线代理103。包括A，ADSTB，REQ，DATA，DSTBP，DSTBN和RS总线以及DBSY，DRDY和BCLK[1:0]信号。A，ADSTB，REQ和RS总线以及DBSY和DRDY信号以与上述传统微处理器接口系统100基本相同的方式操作。此外，微处理器501包括与DATA总线、以及数据选通信号DSTBP[1:0]和DSTBN[1:0]接口连接的数据总线配置逻辑电路507，以进行如图3和4所述半宽度4倍频数据处理。且总线代理503包括也与DATA总线、以及数据选通信号DSTBP[1:0]和DSTBN[1:0]接口连接的数据总线配置逻辑电路509，以进行半宽度4倍频数据处理。尤其是，经半宽度数据总线传送64字节的数据阶段包括前述BCLK[1:0]的4周期上的拍A-P。在BCLK[1:0]的4个周期中采用数据选通信号DSTBP[1:0]和DSTBN[1:0]来锁存相关数据，如图3所示。
在另一实施例中，微处理器501和/或总线代理503包括数据信号组信号的全集，如DATA[63:0]以及数据选通信号DSTBP[3:0]和DSTBN[3:0]，且数据总线配置逻辑电路507和509实现半宽度4倍频模式，其中采用大约一半数据信号组信号进行半宽度4倍频数据处理，如图3和4所述。
图6是根据本发明优选实施例的数据总线配置逻辑电路601方框图，其可用于实现数据总线配置逻辑电路507和/或数据总线配置逻辑电路509。数据总线配置逻辑电路601包括至少一个输入，提供半宽度数据总线配置使能信号HWDB。数据总线配置逻辑电路601用全宽度4倍频数据信号组的所有输入/输出操作。响应于HWDB的状态，通过全宽度协议逻辑电路603(其采用图1和2中所示所有数据总线信号)或半宽度协议逻辑电路605(其采用图3-5中所示数据总线信号的子集)实现相应的数据总线协议。操作时，若声明是HWDB，则处理数据阶段工作在半宽度4倍频数据信号组上，如图3-5所述。若未声明是HWDB，则处理数据阶段工作在全宽度4倍频数据信号组上，如参照图1-2所述微处理器接口系统100所作的描述。
本领域技术人员应理解各信号可与其他信号共享，且可进行不同于这里所述的映射。在一个实施例中，数据总线配置逻辑电路601(和/或507/509)包括逻辑电路、电路和/或微码。在另一实施例中，数据总线配置逻辑电路601(和/或507/509)响应于制造期间熔丝熔断来接收HWDB，以建立特定的数据总线配置。其他实施例采用只读存储器、只可写一次的存储器等。另一个实施例，用于当微处理器501上的RESET信号(未图示)或其他信号保持声明状态或反之处于非配置状态时，提供与一个或多个总线代理503通信。总线代理503与微处理器501之间的通信通过用于半宽度4倍频操作的信号来实现。该通信确立总线代理503在半宽度4倍频模式下执行的能力。响应于该通信，数据总线配置逻辑电路601(和/或507/509)使能全宽度或半宽度功能。
根据本发明实施例的半宽度数据总线配置系统对嵌入式应用特别有利。一个优势是根据本发明实施例的半宽度数据总线配置系统使提供当前数据信号组所需的管脚数减少近50％。此外，根据本发明实施例的半宽度数据总线配置系统可通过配置减少数据总线信号的数量从而降低电源需求。此外，根据本发明实施例的半宽度数据总线配置系统，允许信号系统设计者对于存储器需求小于现有存储器所提供量的应用，削减一半存储器需求。
尽管已参照其中的优选实施例详细描述了本发明，其他版本和变化是可能且是可期待的。本领域技术人员应理解他们可以很容易使用所公开的概念和特定实施例作为设计或修改其他结构的基础，以执行本发明的相同意图，而不偏离权利要求中定义的本发明的范围。
本案引用下列的优先权于2005年7月5日提交的美国临时申请案第60/698149号；以及于2006年3月13日提交的美国正式申请案11/374663号。
本申请所对应的美国申请案与以下待决美国专利申请有关，其具有共同受让人以及至少一个共同发明人。
权利要求
1.一种微处理器，包括系统时钟管脚，用于接收总线时钟信号；多个数据信号组管脚；以及数据总线配置逻辑电路，其执行所述多个数据信号组管脚上半宽度数据处理，其中在所述总线时钟信号的4个连续周期的每个周期期间对于4拍的每一拍传送一双字。
2.根据权利要求1的微处理器，其中所述多个数据信号组管脚包括多个数据选通管脚。
3.根据权利要求2的微处理器，其中所述多个数据选通管脚包括在所述总线时钟信号的4个连续周期的每个周期期间用于锁存第一和第三双字的第一和第二数据选通管脚、以及用于锁存第二和第四双字的第三和第四数据选通管脚。
4.根据权利要求1的微处理器，其中所述多个数据信号组管脚包括第一和第二数据部分，且其中在所述第一和第二数据部分之间分割每个所述双字。
5.根据权利要求4的微处理器，其中所述多个数据信号组管脚包括第一和第二数据选通信号，其锁存所述第一数据部分上的数据、以及第三和第四数据选通信号，其锁存所述第二数据部分上的数据。
6.根据权利要求1的微处理器，其中所述数据总线配置逻辑电路包括全宽度协议逻辑电路，响应于使能信号，且当被使能时，其执行所述多个数据信号组管脚上全宽度数据处理，其中在所述总线时钟信号的2个连续周期的每个周期期间对于4拍的每一拍传送一4字；以及半宽度协议逻辑电路，响应于所述使能信号，且当被使能时，其执行所述多个数据信号组管脚上所述半宽度数据处理。
7.一种微处理器接口系统，包括系统总线，包括总线时钟和数据信号组；以及与所述系统总线相连的多个器件，每个器件被配置用于执行对所述系统总线上半宽度数据处理，其中在所述总线时钟的4个连续周期的每个周期期间对于4拍的每一拍传送一双字。
8.根据权利要求7的微处理器接口系统，其中每个所述多个器件包括被选择的微处理器和总线代理之一。
9.根据权利要求7的微处理器接口系统，其中所述数据信号组包括多个数据选通。
10.根据权利要求9的微处理器接口系统，其中所述多个数据选通包括在所述总线时钟的4个连续周期的每个周期期间用于锁存第一和第三双字的第一和第二数据选通、以及用于锁存第二和第四双字的第三和第四数据选通。
11.根据权利要求7的微处理器接口系统，其中每个双字由所述数据信号组的第一和第二数据部分提供。
12.根据权利要求11的微处理器接口系统，其中所述数据信号组包括第一和第二数据选通，用于锁存所述第一数据部分上的数据、以及第三和第四数据选通，用于锁存所述第二数据部分上的数据。
13.根据权利要求7的微处理器接口系统，其中所述多个器件的每个器件包括全宽度协议逻辑电路，响应于使能信号，且当被使能时，其执行所述系统总线上的全宽度数据处理，其中在所述总线时钟的2个连续周期的每个周期期间对于4拍的每一拍传送一4字；以及半宽度协议逻辑电路，响应于使能信号，且当被使能时，其执行所述系统总线上的所述半宽度数据处理。
14.根据权利要求13的微处理器接口系统，其中所述多个器件协调理在用于执行所述全宽度数据处理的全宽度数据模式和用于执行所述半宽度数据处理的半宽度数据模式之间所述系统总线的操作。
15.一种执行系统总线上的半宽度数据处理的方法，包括在一总线时钟的4个连续周期的每个周期期间对于系统总线上的4拍的每一拍声明一双字数据；以及对于每拍声明至少一个数据选通。
16.根据权利要求15的方法，还包括在每个总线时钟周期期间声明第一对数据选通以锁存第一和第三双字；以及在每个总线时钟周期期间声明第二对数据选通以锁存第二和第四双字。
17.根据权利要求16的方法，其中在所述每个总线时钟周期期间声明第一对数据选通以锁存第一和第三双字包括声明第一数据选通以锁存系统总线的第一数据部分上的第一和第三字、以及声明第二数据选通以锁存所述第一数据部分上的第二和第四字；以及其中在所述每个总线时钟周期期间声明第二对数据选通以锁存第二和第四双字包括声明第三数据选通以锁存系统总线的第二数据部分上的第一和第三字、以及声明第四数据选通以锁存第二数据部分上的第二和第四字。
18.根据权利要求15的方法，其中所述在一总线时钟的4个连续周期的每个周期期间对于系统总线上的4拍的每一拍声明一双字数据包括声明系统总线的每一第一和第二数据部分的一数据字。
19.根据权利要求15的方法，还包括通过与系统总线连接的多个器件，协调工作在半宽度数据总线模式和全宽度数据总线模式之间的系统总线。
20.根据权利要求15的方法，还包括通过与系统总线相连的至少一个器件，有选择地使能半宽度协议逻辑电路以执行系统总线上的半宽度数据处理、和全宽度协议逻辑电路以执行系统总线上的全宽度数据处理。
全文摘要
一种微处理器接口系统，包括含总线时钟和数据信号组的系统总线，其中该系统总线连接多个器件。配置每个器件以进行系统总线上半宽度数据处理，即在所述总线时钟的4个连续周期的每个周期期间对于4拍的每一拍传送一双字。数据信号组可包括多个数据选通，如每个总线时钟周期中用于锁存第一和第三双字的第一和第二数据选通、以及用于锁存第二和第四双字的第三和第四数据选通。数据信号组的第一和第二数据部分上可提供每个双字。第一和第二数据选通可锁存第一数据部分上的数据，且第三和第四数据选通可锁存第二数据部分上的数据。
文档编号G06F13/42GK1881200SQ20061010306
公开日2006年12月20日 申请日期2006年7月11日 优先权日2005年7月11日
发明者达鲁斯·D·嘉斯金斯 申请人:威盛电子股份有限公司