专利名称：提高计算机存储器速度和容量的装置和方法
技术领域：
本发明涉及一种具有提高存储器访问速度(或相反地，具有扩大存储器容量)的计算机系统，具体涉及用电子方法减少存储器总线和存储器模块间电容的系统。
相关现有技术的描述对计算机性能和容量越来越高的要求不断要求更多个的RAM(随机存取存储器)和更快速的RAM存储器。
限制RAM容量和速度的因素有包含RAM在内的存储器芯片的结构和装载有存储器芯片的印刷电路板之间的相互连接。
由于涉及到当今工业领域通用的集成存储器的存储器封装形式及为了满足当今工业领域标准的数据总线宽度，存储器芯片被以簇的形式集成于印刷电路板上。有几种类型的印刷电路板，如SIMM型、DIMM型、SODIMM型和RIMM型等。为简要起见，以下用DIMM来代表上述不同类型中任何一种或全部。
DIMM在印刷电路板边缘具有导电焊盘，被称作边缘连接器。当需要插入连接器中时，边缘连接器被用于电气连接，也被用来支撑DIMM和集成于DIMM印刷电路板上的存储器芯片。
连接器通常焊接于主板上，以方便连接从计算机处理器(CPU)或控制器芯片到DIMM存储器芯片或DRAM(或其它如前所述类型的存储器芯片)的导电引线。其中有数据线(DATA LINES)、地址线(ADDRESS LINES)和控制线(CONTROL LINES)，它们共同形成计算机的总线系统(BUS SYSTEM)。
DATA LINES是双向的。它们将CPU或控制器的双向端子与DIMM上DRAM芯片的双向端子进行连接。两连接端子间的任何物理印刷布线都将被一电子元件(驱动器D)所驱动，并被另一电子元件(接收器R)所接收。物理印刷布线充电的速度依赖于几个因素，其中之一是驱动或激活该印刷布线的电子元件提供所需电荷的能力，另一是被充电印刷布线的全部电容和其它参数。印刷布线上聚积的电荷量由印刷布线的电容所决定。根据物理定律，每条印刷布线都形成一电容，其电容值是印刷布线整个长度的电容和所有连接于该布线的电子元件引脚和电路的电容。
当D(驱动器)的连接器围绕在BUS(总线)四周以便为特定的系统形成需要的存储器密度时，每条DATA BUS(数据线)上累积的电容便增大。为了获得理想的速度性能，在DATA LINES(数据线)被要求重新加电或重新驱动之前，就必须为系统规定与BUS相连的DIMM的数量要受到限制。
目前DIMM的结构是这样的，即多个DRAM被连接在一起，以便增加存储器密度。每个DRAM芯片引脚都形成一特定的电容负荷。将所有DRAM芯片连接到一起的印刷线都加到该电容负荷上。系统板设计者指定在DIMM的DATA LINE(数据线)的输入端TAB所允许测量到的全部电容负荷，并以其作为能被用于BUS上的DIMM数量的限制因素，从而形成预定的存储器密度。
在运行中，某一时刻仅有一个DIMM被选择。然而，所选的DIMM的数据线会面临由在整个总线上存在的所有其它DIMM、连接器、主板印刷线长度以及所有其它因素所造成的整个电容负荷。
然而，单根引线(lead)并不是优良的导体，尤其是在现代计算机以高速运行时。当今存储器访问速度是以纳秒(10-9秒)计的，对个人计算机而言是以皮秒(10-12秒)计的。
在如此高的速度上，引线的电阻和引线间的电容形成一阻容电路，它使得在连接器和存储器芯片间反复的脉冲变得恶化，有时达到不可靠的程度。
众所周知，与电容串联的电阻将产生延时，其用下式表达Δt=1/(RC)其中，Δt=RC电路产生的时间延迟；R=电阻C=电容此种RC延时的结果就是导致一系列在某些点被严格限定的脉冲变得不可测。例如，考虑图2a所示的理想脉冲。一般情况下，这些完美的直角52、54很容易被测量到，但在高速下却罕见此种波形。相反，始终存在的电容却会引起每个脉冲产生一上升时间56和一下降时间58。如图2c所示，当上升时间60和下降时间62与脉冲宽度64相比变得极端时，脉冲被严重变形，且难以测量，可能导致不可接受的测量错误。
因此，存储器能被访问的速度是引线电容和电阻及其它因素的直接函数。电容的影响尤其麻烦，因为每根电路板线的电容都加到其它电路板线的电容中。电容的这种增加特性也限制了能被置于一块存储器板上的存储器芯片的数量，因为存储器芯片越多，引线就越多；引线越多，就会引入越多的电容。
至今，在工业领域尚未提供任何方法来将一被选的存储器模块从未被选择的存储器模块中隔离出来，进而减少电容负荷和增加速度。在现有技术中尚未发现运用FET开关来完成这种隔离。
如以下将要描述的，本发明借助高速的FET开关将数据引线与边缘连接器隔离开来，从而解决上述问题。该FET开关位于连接器附近，其有效地消除电路板线电容的附加效应。
根据本发明的一个方面，一电子装置包括具有绝缘衬底(它具有一个含导电引线的网络并包含所采用的测量点)的一个或多个印刷电路板、用于附着电子元件的焊盘、一具有与电路板集成的连接端子的梳状部分(它配置成与连接端口以一种配合结构相啮合)、及装于电路板上的众多电子元件。该电子装置还提供具有导通/截止状态的多个开关器件。每个开关器件在导通状态均为低阻、在截止状态均为高阻。这些开关器件在电路板上都靠近梳状部分安装。此外，在梳状部分和开关器件之间及在开关器件和电子元件之间连接有多个引线。最后，还具有被将被选中的开关导通和截止的装置。当与梳状部分间的连接只对被选中的元件导通时，未被选择的元件便与梳状部分隔离开来。
根据本发明的另一方面，印刷电路板进一步包括两个独立的安装表面，还包含在两个表面安装有电子元件时，来连接带有开关装置的印刷电路板两面的电子元件的馈通(feed-through)。
根据本发明的另一方面，寻址装置被用于将被选中的开关导通和截止。
根据本发明的又一方面，梳状部分传送包括数据信号和地址信号的信号，其中，数据信号与地址信号完全不同，而地址信号可提供寻址。
根据本发明的又一方面，印刷电路板基本上是矩形的。
根据本发明的又一方面，梳状部分被配置成与一支撑结构相配合。
根据本发明的又一方面，电子元件包括存储元件。
根据本发明的又一方面，梳状部分沿着印刷电路板的一边缘设置。
根据本发明的又一方面，一CMOS或TTL开关被用作开关元件。
根据本发明的最后一方面，一场效应晶体管(FET)被用作开关元件。
图2A是无延时的存储器时序图；图2B是微小延时的存储器时序图；图2C是大延时的存储器时序图。
图中所示的电路板可为多层板，亦即，实际上有多个的连接层相连于一体。不同层间的互连及图示的三块电路板间的连接是通过馈通、达到每个基板的宽度并与每个层上导电材料相连的透过板的过孔来实现的。图示的安装于基板上的芯片通过导电的安装焊盘进行电气连接，这些安装焊盘提供一扩展的导电区域，从而保证计算机芯片引脚与基板上引线间的良好接触。
尽管
图1中未示出，为尽可能增大计算机芯片的密度，希望在每块基板的两个安装表面都能安装这些芯片。很明显，对于每个基板，不论运用多少层的导电材料，都仅有两个安装表面。
图示的安装于主板28上的CPU3并不是本发明的一部分。传送于存储器板的信号可由控制器芯片而不是CPU所产生。无论何种情况，信号都是通过总线连接到存储器板。目前，计算机总线由多个的数据线、独立的地址线和控制线组成。当这些总线被蚀刻于诸如主板或存储器板之类的印刷电路板上时，就被称作为引线。图1中，仅示出单根引线2，它通过手指4从CPU连接到连接器5。仅示出单根引线的目的是为了清楚地表达，实际上存在多个这样的引线。当边缘连接器5被插入连接器8时，将会有电子通过引线30从手指4移动到存储器板10。
仍然参照图1，一FET(场效应晶体管)开关24被安装于存储器板10上，并与各DATA LINE(数据线)串联地插入。应注意，其它类型的开关也适合于本应用，包括诸如CMOS(互补金属氧化物半导体)和TTL(晶体管-晶体管逻辑)开关等。无论采用何种技术，开关都应在截止或禁止状态为高阻、在导通或使能状态为低阻并且可忽略传导延时。开关应在双向上在导通状态时都只有可忽略的传导延时，且输入信号在截止状态可忽略。
为了表达明确，仅示出单根数据引线22，尽管实际上有许多这样的引线。为减小从手指6到FET开关24引脚间引线22的距离，开关尽可能靠近边缘连接器5放置。
图1中也示出几个DRAM芯片A、B、E和F。借助于引线42，开关的另外对应引脚连接到与DRAM芯片E和F对应相连的DATALINE的DRAM引脚上。当开关闭合即处于导通状态时，引线42与引线22为电导通。开关的状态通过引线40由逻辑译码器26所控制。同样，存在多个开关，它们通过多个引线驱动存储器芯片的数据引线；CPU或控制器可对每个开关提供一条独特的使能线。然而，为表达清楚，仅示出单根引线42。
当开关为断开或为截止状态时，手指6和引线42间将为高阻连接。事实上，手指6等效于一开路。开关对总线上DATA LINE所呈现的容性负载量将小于10pF(皮法)。在FET开关向着DRAM的一边的DRAM芯片和布线所呈现的电容负载被完全同数据总线隔离。
另一方面，当开关为使能状态时，DATA LINE将视开关24到引线42的内部连接及从芯片36到16的连接为附加电容负载。若内部负载为25pF，则被选的存储器芯片对DATA LINE所呈现的全部负载为30pF，其中包括5pF的附加杂散电容。
作为一例子，现在考虑一应用本发明来测试的包含16个DIMM的典型存储器系统。若无任何DIMM被选中，则每个DIMM对每根数据线的全部电容为10pF，即全部为160pF。
接下来，假定某个特定的存储器访问仅选择这16个DIMM中的某一个。则未被选中的15个DIMM所呈现的电容负荷将为每个DIMM10pF，即共150pF。另外，单个被选的DIMM将为30pF。因此，对总线的全部电容将为150pF加上30pF，即180pF。
假定每50pF的电容导致1ns(纳秒)的延时，则上述电容导致的总延时将为3.6ns。
作为比较，考虑无开关的系统。16个DIMM将呈现16乘30的电容，即480pF。其所产生的延时为9.6ns，几乎为前者延时的三倍，这证明了本发明的重大改进。
若是使用当前工业领域所通用的每根引线50pF而不是25pF的数字，则上述两者的差别会更为显著。用参数CL来代表杂散电容，则应用本发明的计算结果约为205pF+CL，应用标准方法的计算结果约为800pF+CL--杂散电容改进几乎是5比1。应用当前发明的试验数据证实了上述数字。
在另一实施例中，控制FET开关的信号(控制信号)是从外部产生并通过边缘连接器传送给存储器板的。该控制信号可由主板上产生，主板为此目的包括了由一控制器芯片所安装的存储器模块。另一实施例包括由位于主板上的中央处理单元(CPU)或控制器产生控制信号。
在另一可选的实施例中，存储器是主板整体的一部分。因此，本发明中不涉及到独立的存储器板或连接器。相反，FET开关是安装于主板本身的存储器芯片和总线之间，并与在第一优选实施例中一样，承担着将总线与存储器芯片隔离的功能。
在另一实施例中，FET开关或其它等效装置包含于存储器芯片内部，存储器芯片可能位于存储器板上，或直接位于主板上。这些FET开关由总线轮流控制，而总线连接到存储器模块。
在所有可选的实施例中，除可为前述的FET开关外，开关还可为CMOS或TTL开关。
很明显，可在本发明领域内作出改进和变更而不脱离本发明附加的权利要求中定义的范围。
权利要求
1．一种用于增强电子系统性能的方法，该电子系统包括多层印刷电路板、包含与多个连接器电连接的总线的主板，每个电路板进一步包括多个电子元件和其连接端子与所述连接器之一相配合的梳状部分，所有端子对总线呈现一电容，该电容包括连接于端子的电子元件的电容，所述方法包括配置系统，使得在任何时刻仅有单个电路板需要被访问；在每个这种电路板上安装一具有导通状态和截止状态，并具有输入和输出的开关，其中，输入通过在导通状态时的低阻和在截止状态时的高阻而与输出相连，该开关安装于电路板上靠近梳状部分处；对每个这种电路板在梳状部分和开关间连接多个导电引线；对每个这种电路板在开关和电子元件之间连接多个导电引线；提供选择装置来对每块电路板的开关进行开或关；及在某一时刻让需要访问的单块电路板导通，而让其它电路板保持截止，以便保证在任一时刻仅有单块电路板与总线相连，则每个不连接的电路板对总线呈现的电容将比连接的电路板对总线呈现的电容要小，从而使所有电路板对总线呈现的电容因此而减小。
2．如权利要求1所述的方法，其中的开关是从场效应晶体管开关、互补金属氧化物半导体开关和晶体管-晶体管逻辑开关所构成的组中选择的。
3．如权利要求2所述的方法，其中所述电子元件包括存储器模块。
4．电子装置，包括多个印刷电路板，每块电路板进一步包括具有电容的多个电子元件，和具有连接端子的梳状部分；一主板；一包含于主板上的总线；与总线电连接的多个连接器，相应电路板的梳状部分插入相应的连接器中并与之电连接，所有的端子对总线呈现一包括元件电容在内的电容；在每块这种电路板上靠近梳状部分安装的一开关，其具有导通状态和截止状态，并具有输入和输出，其中，输入通过在导通状态时的低阻和在截止状态时的高阻而与输出相连；在每个这种电路板上将梳状部分与开关的输入进行电连接的多条引线；将开关的输出与电子元件进行电连接的多个引线；和选择装置，将单块被选择的电路板的开关同时接通，而保持未选择的电路板的开关为关断，以便在任一时刻仅有单块电路板与总线相连，则每个不连接的电路板对总线呈现的电容比连接的电路板对总线呈现的电容要小，从而使所有电路板对总线呈现的电容因此而减小。
5．如权利要求4所述的装置，其中每块电路板进一步包括两个独立的安装表面，进一步包括用所述开关方法将电路板两面的元件进行连接的过孔，而其中的电子元件是安装于所述两个表面上。
6．如权利要求5所述的装置，其中将选择开关进行开和关的装置进一步包括寻址装置。
7．如权利要求6所述的装置，其中，梳状部分传送的信号包括数据信号和地址信号，其中的数据信号与地址信号完全不同，而其中所述的地址信号包括所述的寻址装置。
8．如权利要求7所述的装置，其中的电路板基本上是矩形的。
9．如权利要求8所述的装置，其中每个梳状部分配置为与相应的支撑结构相配合。
10．如权利要求9所述的装置，其中的电子元件包括存储器器件。
11．如权利要求10所述的装置，其中的每个梳状部分沿着电路板的边缘放置。
12．如权利要求11所述的装置，其中的开关是从场效应晶体管开关、互补金属氧化物半导体开关和晶体管-晶体管逻辑开关所构成的组中选择的。
13．电子装置，包括一个或多个印刷电路板；多个安装于每个电路板上的电子元件，每个电子元件都具有电容；总线；位于每块电路板上的开关，开关具有导通状态和截止状态，每个开关都在导通状态时为低阻和在截止状态时为高阻；多个在总线和开关间的电连接引线；多个在开关和电子元件间的电连接引线；及在将被选中的开关同时接通而保持未选择的电路板的开关为关断的装置，以便在任一时刻仅有单块电路板与总线相连，每个不连接的电路板对总线呈现的电容比连接的电路板对总线呈现的电容要小，结果是所有电路板对总线呈现的总电容因此而减小。
14．如权利要求13所述的装置，其中的电路板进一步包括存储器板，且其中将被选中的开关接通或关断的装置位于存储器板上。
15．如权利要求14所述的装置，其中的存储器板安装于包含总线的主板上，而其中将被选中的开关接通或关断的设备位于主板上。
16．如权利要求15所述的装置，其中的主板进一步包括中央处理单元，而其中将被选中的开关接通或关断是由中央处理单元所产生的。
17．如权利要求16所述的装置，其中的主板进一步包括控制器芯片，而其中将被选中的开关接通或关断是由控制器芯片所产生的。
18．如权利要求13、14、15、16或17所述的装置，其中的开关是从场效应晶体管开关、互补金属氧化物半导体开关和晶体管-晶体管逻辑开关所构成的组中所选择的。
19．如权利要求13所述的装置，其中电路板进一步包括存储器板；存储器板进一步包括存储器芯片，且其中将被选中的开关接通或关断的装置位于存储器芯片上。
20．如权利要求19所述的装置，其中的开关是从场效应晶体管开关、互补金属氧化物半导体开关和晶体管-晶体管逻辑开关所构成的组中所选择的。
21．电子装置，包括具有使用导电引线网络的绝缘衬底的主板，位于主板上、用于附接存储器元件的焊盘，通过焊盘安装于主板上的多个存储器元件；将数据和地址引线与存储器元件进行电连接的数据总线；具有导通状态和截止状态的多个开关器件，每个开关器件在导通状态时为低阻，在截止状态时为高阻；将总线和开关器件进行电连接的多个引线；多个将开关器件和存储器元件进行电气连接的引线；及将被选中的开关接通或关断的装置，以便仅有被选择的存储器芯片与总线相连，而未被选择的存储器芯片与总线隔离。
22．如权利要求21所述的装置，其中的开关是从场效应晶体管开关、互补金属氧化物半导体开关和晶体管-晶体管逻辑开关所构成的组中所选择的。
全文摘要
一种用于增强电子系统性能的方法和设备,其采用一组电子开关(24)以将计算机数据总线与存储器芯片(16、32、34、36)隔开。该设备包括一个或多个带有蚀刻引线(30,42)、平地和馈通的多面存储器板(10、12、14)。存储器芯片可安装在每块板的作一侧或两侧上。存储器板与主板之间通过包含与主板(28)上的连接器(8)配合的手指(6)或边缘连接器的装置连接。计算机总线的数据线和地址线彼此不同,并通过边缘连接器(8)连接到存储器板。在梳状部分(5)附近设置有一组CMOS TTL或FET开关(24),并且它们通过地址、控制或数据总线的译码组合、或者由主板(28)上的CPU(3)、控制器或其它译码装置提供的不同的使能线来接通和关断。结果,只有实际需要用于存储器访问的存储器芯片被接通,以便其它的存储器芯片与数据总线(2)隔离。由于这种隔离,数据总线不会遇到未切入的元件的电容,导致总电容降低和更高速的内部存储器访问。
文档编号H05K1/00GK1306735SQ99807738
公开日2001年8月1日 申请日期1999年6月22日 优先权日1998年6月26日
发明者克里斯·卡拉巴茨奥斯 申请人:克里斯·卡拉巴茨奥斯