专利名称：内存错误仿真装置及其方法
技术领域：
本发明关于一种内存错误仿真装置，尤指一种仿真错误位提供给主机板进行ECC测试之内存错误仿真装置。
技术背景同位检查(parity check)与错误自动检查与更正(Error Checking and Correcting; ECC)这两项技术是常见的计算机内存侦错技术。同位检查技术是 在每个字节的数据中加入一个位，用来记录字节中八个位的总和为奇数或偶数， 每当微处理器要从内存读取数据时，便会比对检查位与数据的一致性，如果发 现错误，计算机会自动要求重传数据，不过同位检査有个问题，就是只能判断 出一个位错误而产生数据的错误，如果两个位同时发生错误，那就无法被侦测 出来了。以往同位检查是最常被使用的数据汇整方法，然而，同位检查虽可侦测错 误，却不能修正小至一位的错误。错误自动检査与更正是一种主机板确保数据正确性与完整性很重要的功 能，其利用矩阵方式去侦测内存位错误，并且自动修正错误位，倘若计算机用 于服务器，那么一个支持数据完整性检测的计算机就非常重要。绝大多数被设 计为高阶服务器的计算机都会支持ECC内存，而验证主机板是否有支持ECC的 功能亦是生产主机板之必备测试项目之一，传统主机板的测试验证都是使用具 有良好功能的动态内存模块，将其良好功能的动态内存模块做短路开关线路以 仿真内存错误之测试，然而，此方式往往容易造成焊接接触不良而损坏动态内 存模块组件。有鉴于此，业界需开发一种错误仿真装置，不需对动态内存模块 进行焊接动作，以降低人为错误而提高验证效率。发明内容为了解决上述的问题，本发明揭露一种内存错误仿真装置及其方法，内存 错误仿真装置为内存与主机板之间的一延伸装置，其包括有插槽与电路板，插 槽提供内存插设，电路板与插槽固接并电性连接，电路板再插设于主机板之插 槽，内存遂与主机板电性连接，并可并列传输数据。电路板包括有逻辑电路与错误仿真电路，内存错误仿真方法利用上述之电 路以仿真内存错误位，方法之步骤包括有利用逻辑电路提供错误仿真电路一控 制讯号；错误仿真电路响应控制讯号对主机板与内存之存取数据中产生至少一 个错误位。于内存错误仿真装置产生错误位后，若主机板可检查出错误位并更正，即表示主机板具有错误自动检查与更正功能。此内存错误仿真装置此用延伸板结构以易于更换不同形式之内存模块作测试，如现有的动态内存模块芯片都采用BGA (Ball Grid Array,球阵列封装) 封装不易焊接外加电路，因此延伸板架构之内存错误仿真装置有助于降低人为 操作错误，以及有节省测试时间之优点。
图1为本发明之内存错误仿真装置示意图； 图2为本发明之内存错误仿真装置之系统方块图； 图3为本发明之逻辑龟路之系统方块图；以及 图4为本发明之内存错误仿真方法之流程图。
具体实施方式
图1为本发明之内存错误仿真装置示意图，且一并参照图2，图2为本发明 之内存错误仿真装置之系统方块图。如图1所示，内存错误仿真装置10为一延 伸板结构，亦即，原本可直接插设于主机板30之插槽301之内存20插设于内 存错误仿真装置IO，内存错误仿真装置10再插设于主机板30之插槽301，内 存20透过内存错误仿真装置10连接至主机板30，并且进行数据并列传输。内存错误仿真装置10包括有插槽101与电路板102，插槽101之针脚1012 焊接于电路板102上以固接插槽101与电路板102并达成电性连接，另一方面， 插槽101于插设内存20后，以两端之扣合部1011紧密扣合内存20，于此，内 存20与电路板102达成电性连接。当已插设内存20之内存错误仿真装置10再 透过电路板102插设于主机板30之插槽301时，内存20遂与主机板30达成电 性连接，主机板30即透过内存错误仿真装置10以对内存20进行数据存取。如图2所示，内存错误仿真装置10之电路板102配置有逻辑电路1021与 错误仿真电路1022，其中逻辑电路1021用以提供错误仿真电路1022 —控制讯 号，错误仿真电路1022根据此控制讯号对主机板30与内存20之存取数据中产 生至少一个错误位。根据本发明一具体实施利，错误仿真电路1022之T型开关 腦a、 1022b响应此控制讯号，当控制讯号为T时，T型开关1022a、 1022b处 于致能状态，从而使连接至内存20之数据传输线1022e、 1022f接地，导致存 取数据产生错误位。如图所示，错误仿真电路1022之位选择开关1022c、 1022d 分别电性连接至T型开关1022a、 1022b，位选择开关1022c、 1022d提供使用者 自行选择仿真错误位之数目，单看使用者仿真单一位错误(Single-Bit Error; SBE)或是多重位错误(Multi-Bit Error; MBE)，而分别利用位选择开关1022c、 1022d其中之一或两者皆予以导通对应之T型开关1022a、 1022b。主机板30与 位选择开关1022c、 1022d电性连接，当位选择开关1022c、 1022d导通对应之T
型开关1022a、 1022b，主机板30于接收内存20之数据中即包含了错误位，若 主机板30具有错误自动检查与更正(ECC)功能，即可检查出该错误位并更正。请参照图3，其为本发明之逻辑电路1021之系统方块图，如图所示，逻辑 电路1021包含启动开关1023、弹跳消除电路1024、脉波宽度产生电路1025以 及除频电路1026，其中启动开关1023提供使用者按压以产生触发讯号，启动开 关1023电性连接于弹跳消除电路1024，弹跳消除电路1024用以消除启动开关 1023的开关弹跳现象，此开关弹跳现象为启动开关1023被按压后因本身机械震 动所造成的弹跳，这样的弹跳会产生好几个脉波输入，若不将启动开关的弹跳 予以消除，将会导致后续电路输出错误之讯号。弹跳消除电路1024于作动后即 输出触发讯号至脉波宽度产生电路1025，脉波宽度产生电路1025响应触发讯号 以产生驱动错误仿真电路1022之控制讯号，并设定该控制讯号于一预定频率， 此预定频率之宽度必须大于内存20之工作频率之宽度，方能在T型开关1022a、 1022b接收控制讯号而将数据传输线1022e、 1022f接地之时间内足以产生一错 误位。除频电路1026用以将一输入之高频讯号除频至弹跳消除电路1024与脉 波宽度产生电路1025运作所需之频率，并输出之。根据本发明之一具体实施例，除频电路1026输入一频率为4腿z之高频讯 号Sl，利用若干个T型正反器應a應d与100倍除频器1026e将4MHz的高 频讯号Sl进行除频以分别得到频率为20kHz、 500 kHz与1MHz的S2、 S3与S4 讯号，并分别输出至弹跳消除电路1024、第二逻辑闸组合1025d与计数器1025 以提供运作所需之频率。启动开关1023在被按压后，透过弹跳消除电路1024 之D型正反器1024a、 1024b产生一次的脉波边缘触发，并将触发讯号输出至脉 波宽度产生电路1025，脉波宽度产生电路1025透过计数器1025a与第一逻辑闸 组合1025b输出固定宽度脉波，并配合D型正反器1025c与第二逻辑闸组合1025d 产生控制讯号并输出至错误仿真电路1022。请参照图4，其为本发明之内存错误仿真方法之流程图，本发明之内存错误 仿真装置10依据此方法以实施，步骤如下插设内存20于内存错误仿真装置 10(步骤401);内存错误仿真装置10插设于主机板30之插槽301 (步骤402); 主机板30透过内存错误仿真装置10以对内存20进行数据存取(步骤403);通 過位选择开关10"c、 1022d选择仿真错误位之数目(步骤404);利用除频电路 1026提供弹跳消除电路1024与脉波宽度产生电路1025运作所需之频率(步骤 405);按压启动开关1023以产生触发讯号(步骤406);弹跳消除电路1024消 除启动开关1023的开关弹跳现象(步骤407);脉波宽度产生电路1025响应触 发讯号以产生控制讯号(步骤408); T型开关1022a、 1022b响应控制讯号致使 对应之数据传输线1022e、 1022f接地以产生错误位(步骤409);主机板30接 收包含错误位之数据(步骤410);主机板30检查出错误位并更正之(步骤411)。虽然本发明以前述之实施例揭露如上，然其并非用以限定本发明。在不脱
离本发明之精神和范围内，所为之更动与润饰，均属本发明之专利保护范围。
权利要求
1. 一种内存错误仿真装置，连接一内存与一主机板，提供该主机板以并列传输方式对该内存进行数据之存取，该内存错误仿真装置包括有一逻辑电路，其在作动时送出一控制讯号；以及一错误仿真电路，其电性连接于该内存及该主机板，供该主机板以并列传输方式对该内存进行数据存取，该错误仿真电路响应该控制讯号以对并列传输之数据产生至少一错误位。
2. 如权利要求1所述之内存错误仿真装置，其特征是，该逻辑电路包含一 启动开关及一弹跳消除电路，该启动开关用以触发该逻辑电路送出该控制讯号， 该弹跳消除电路用以消除该启动开关之开关弹跳现象。
3. 如权利要求2所述之内存错误仿真装置，其特征是，该逻辑电路更包含 一脉波宽度产生电路及一除频电路，该脉波宽度产生电路用以设定该控制讯号 于一预定频率，该除频电路用以提供该脉波宽度产生电路与该弹跳消除电路运 作所需之频率。
4. 如权利要求1所述之内存错误仿真装置，其特征是，该错误仿真电路包 含至少一 T型开关，用以响应该控制讯号以将对应之数据传输线接地而产生该 错误位。
5. 如权利要求1所述之内存错误仿真装置，其特征是，该错误仿真电路更 包含至少一位选择开关，用以选择该错误位之数目。
6. 如权利要求2所述之内存错误仿真装置，其特征是，该弹跳消除电路包 含至少一D型正反器。
7. 如权利要求3所述之内存错误仿真装置，其特征是，该脉波宽度产生电 路包含一计数器。
8. 如权利要求3所述之内存错误仿真装置，其特征是，该除频电路包含至 少一T型正反器。
9. 一种内存错误仿真方法，适用于一主机板对一内存进行一数据之存取测 试，该方法之步骤包括有触发一启动开关以产生一触发讯号；响应该触发讯号以令一脉波宽度产生电路产生一控制讯号；响应该控制信号以令至少一 T型开关对该数据产生至少一错误位；以及若该主机板侦测出该错误位，则该主机板支持错误自动检査与更正。
10. 如权利要求9所述之内存错误仿真方法，其特征是，该方法利用一弹跳 消除电路以消除该启动开关之开关弹跳现象。
11. 如权利要求10所述之内存错误仿真方法，其特征是，该方法利用一除频电路以提供该脉波宽度产生电路与该弹跳消除电路运作所需之频率。
12. 如权利要求9所述之内存错误仿真方法，其特征是，该T型开关响应该 控制讯号致使对应之数据传输线接地以产生该错误位。
13. 如权利要求12所述之内存错误仿真方法，其特征是，该方法利用该脉 波宽度产生电路将该等控制信号设定于一预定频率，该预定频率之宽度大于该 内存之频率宽度，使在该T型开关将该数据传输线接地之时间内可产生该错误 位。
全文摘要
一种内存错误仿真装置及其方法，内存错误仿真装置包括有逻辑电路与错误仿真电路，内存错误仿真方法利用两电路以仿真内存错误位，方法之步骤包括有利用逻辑电路提供错误仿真电路一控制讯号，以及错误仿真电路响应控制讯号以对主机板与内存之存取数据中产生至少一个错误位。主机板接收包含错误位之数据，若主机板可检查出错误位并更正，即表示主机板具有错误自动检查与更正功能。
文档编号G06F11/10GK101211285SQ200610132440
公开日2008年7月2日 申请日期2006年12月29日 优先权日2006年12月29日
发明者温增兴 申请人:佛山市顺德区顺达电脑厂有限公司;神达电脑股份有限公司