专利名称：数据存储控制系统的制作方法
技术领域：
本发明涉及电子信息存储处理技术，尤其涉及一种针对双处理器系统的数据存储控制系统。
背景技术：
随着电子信息技术的快速发展，电子系统中处理器的处理速度越来越快、体积却越来越小，因此目前许多电子系统中都包括两套处理器系统，这种包括两套处理器的系统又被称为双处理器系统。双处理器系统目前已经被应用在许多电子信息处理领域，例如在移动通信终端领域中的双模手机中就采用了双处理器系统。
在双处理器系统中，特别在两个处理器既要独立工作又要相互协作的情况下，目前所用的程序存储方式都是两套处理器系统使用各自的非易失性可编程存储器，例如快闪存储器(Flash Memory)，两套处理器系统之间的信息交互是通过单独的接口进行，比如通过串口等方式进行信息传递。
上述双处理器系统中的存储处理技术方案虽然相对使用简单，也比较符合大多工程师的设计习惯，但是，这种技术方案具有以下三个严重缺陷第一，这种技术方案对双处理器系统的资源利用率和使用灵活性不够，两套处理器系统的存储空间按照各自需求的不同，需要使用不同大小的存储器，而每个存储器势必有剩余的存储空间，这样就造成了存储空间的浪费。
第二，使用这种结构方式不利于存储资源的共享，同样造成资源浪费和人力的浪费。在两套处理器系统有相同的功能函数调用时，这样的结构方式只能将同样的功能函数放入各自的存储器中进行调用，这样不仅造成硬件资源浪费，同时也增加了用户的工作量。
第三，在两套处理器系统需要一些共用的信息时不能直接读取，只能通过其它通讯方式来传递，例如通过专用的通讯接口进行传递，这样既降低了整个应用系统的处理速度，同时也增加了用户编写代码的工作量以及增加了出错机率。
总之，现有存储处理技术方案中，双处理器不能共享一个存储资源，系统资源的利用率低，造成设备成本较高。这些技术缺陷在日益小型化的终端设备中，例如双模手机中，表现的更为突出，同时小型化的终端设备对布板空间的利用率的要求非常高，因此这种浪费系统资源的设计方案不适合应用在小型化的终端设备中。
目前，也出现了一种两套处理器系统通过对具有两个接口的随机存取存储器(RAM)进行操作以进行信息交互的技术方案，该处理方案中，整个系统中包括两套处理器和一个RAM，所述RAM具有两个接口，每个接口分别连接一个处理器，两个处理器通过对该RAM中的信息进行读写操作完成处理器间的信息交互。
但是，在这种现有技术中，所述的双口RAM虽然形式上是存储器，但实际上是一个通信接口，双系统可以通过该双口RAM进行高效的信息交互。所以，这种双口RAM并不是以存储信息为目的，在系统掉电后双口RAM中的所有信息将会全部丢失，因此也不能实现双处理器系统中对一个存储资源的共享。
发明内容
有鉴于此，本发明所要解决的技术问题在于提供一种数据存储控制系统，以实现在双处理器系统中使双处理器共享一个存储资源，提高系统资源的利用率，降低成本。
为了解决上述技术问题，本发明的主要技术方案为一种数据存储控制系统，该系统包括，一个非易失性存储器，二个存储控制模块、以及一个仲裁模块；
所述非易失性存储器分别与所述二个存储控制模块进行信号交互，所述二个存储控制模块分别与二个处理器系统进行信号交互，分别用于根据处理器系统的操作指令对所述非易失性存储器进行数据读写操作；所述仲裁模块与所述二个存储控制模块进行信号交互，用于获取所述二个存储控制模块的操作状态，如果所述二个存储控制模块同时对所述非易失性存储器中的相同地址进行操作，且其中一个操作为写操作，则所述仲裁模块对所述二个存储控制模块进行控制，只允许其中一个存储控制模块对所述非易失性存储器进行写操作。
优选的，所述存储控制模块主要包括地址译码模块、输入输出接口IO及控制逻辑模块；所述地址译码模块用于将来自处理器系统的地址信息译码为非易失性存储器的地址，驱动控制模块对译码后的非易失性存储器地址进行操作；所述IO及控制逻辑模块用于根据处理器系统的操作指令和仲裁模块的控制指令，对地址译码模块译码后的非易失性存储器地址进行数据读写操作；所述仲裁模块与所述地址译码模块和IO及控制逻辑模块进行信号交互，获取所述IO及控制逻辑模块的操作指令和地址译码模块译码后的非易失性存储器地址，并向IO及控制逻辑模块输出控制指令。
优选的，所述仲裁模块具体包括操作状态获取模块，用于从所述二个存储控制模块中的IO及控制逻辑模块获取操作指令，以及从二个存储控制模块中的地址译码模块获取所述操作指令所针对的非易失性存储器的地址；判断处理模块，其中设置判断处理逻辑信息，用于根据操作状态获取模块获取的信息和所述判断处理逻辑信息对所述二个存储控制模块中的IO及控制逻辑模块的读写操作进行控制。
优选的，所述判断处理模块中设置的判断处理逻辑信息包括如果二个存储控制模块同时对所述非易失性存储器的相同地址进行写操作，则控制其中一个存储控制模块对所述非易失性存储器进行写操作，阻止另一个存储控制模块对所述非易失性存储器进行写操作；如果一个存储控制模块对所述非易失性存储器地址进行写操作，而另一个存储控制模块对所述非易失性存储器的相同地址进行读操作，则阻止所述进行写操作的存储控制模块进行写操作，允许所述进行读操作的存储控制模块进行读操作；或者，阻止所述进行读操作的存储控制模块进行读操作，允许所述进行写操作的存储控制模块进行写操作。
优选的，当一个存储控制模块对所述非易失性存储器地址进行写操作，而另一个存储控制模块对所述非易失性存储器的相同地址进行读操作时，所述判断处理模块中设置的判断处理逻辑信息进一步包括先阻止所述进行写操作的存储控制模块进行写操作，允许所述进行读操作的存储控制模块进行读操作，待读操作完成后，再控制所述进行写操作的存储控制模块进行写操作；或者，先阻止所述进行读操作的存储控制模块进行读操作，允许所述进行写操作的存储控制模块进行写操作，待写操作完成后，再控制所述进行读操作的存储控制模块进行读操作。
优选的，所述存储控制模块在进行读写操作时，按照所述非易失性存储器特定的读写指令顺序和时序进行读写操作。
优选的，所述仲裁模块进一步分别与所述二个处理器系统进行信号交互，所述仲裁模块将对存储控制模块的控制信息发送给该存储控制模块对应的处理器系统。
优选的，所述非易失性存储器为非易失性可编程存储器。
本发明中，两套处理器系统通过各自的存储控制模块对同一个非易失性存储器进行读写控制，在两个存储控制模块冲突时，即当两套处理器系统同时对一个非易失性存储器地址进行操作，且其中一个操作为写操作时，通过仲裁模块对两套处理器系统的存储控制模块进行控制，只允许一个存储控制模块对非易失性存储器进行操作，从而完成两个处理器系统对同一个非易失性存储器地址发生操作冲突时的仲裁功能，保证系统采集数据和操作的正确性。因此，本发明可以实现在双处理器系统共用一个存储资源，提高系统资源的利用率，降低成本。
由于本发明的存储器采用的是非易失性存储器，非易失性存储器属于永久性存储介质，可以存储程序以及需要长期安全保存的用户信息，在掉电情况下原有信息不能丢失，系统程序可以在这种存储器上运行，因此本发明可以使两套处理器系统的各自系统程序在同一个程序存储器中运行成为可能，例如在双模手机中，可以分别运行GSM系统程序和CDMA系统程序，通过设置系统程序在非易失性存储器中运行的起始地址来控制两个系统程序从各自的程序地址开始运行且不相互影响。因此，本发明可以最大程度地利用存储资源，空间利用率高，可更有效控制产品成本。
本发明的两套处理器系统可共用一个程序存储器，这样可以根据实际需要灵活分配程序存储空间，提高了存储器的整体资源利用率，进一步降低产品成本。
另外，本发明还能够方便实现资源共享，特别是对有重复功能调用的两套处理系统，可以直接实现软件资源共享，这既节省了硬件存储空间，同事也减少了软件编写和调试工作量。对有共同信息调用的部分也是如此，某些特定表格、手机中的通讯录等等信息，都可以通过本发明的方案非常方便的得到共享。
还有，本发明可灵活进行信息交互，两套处理器系统的CPU通过对非易失性存储器中特定地址信息的读写，可达到系统间的信息交互目的，相对串口通讯，本发明的在通讯处理时间和灵活性上具有一定优势。
图1为本发明所述数据存储控制系统的一种结构示意图；图2为图1所示的数据存储控制系统中的仲裁模块的结构示意图。
具体实施例方式
下面通过具体实施例和附图对本发明做进一步详细说明。
本发明的核心部分非易失性存储器，该非易失性存储器具有两个端口，可以分别连接二个存储控制模块，两个存储控制模块可以共用所述非易失性存储器，并且拥有各自的控制线，在一个存储控制模块单独读写数据时，和目前普通的非易失性存储器的读写方式相同。当所述二个存储控制模块同时读写所述非易失性存储器中的不同地址的数据以及同时读取相同地址的数据时，所述二个存储控制模块可以同时进行。所述地址就是指存储数据的数据空间。如果二个存储控制模块同时对非易失性存储器中相同的地址做写操作，或一个存储控制模块对某一地址进行读操作的同时，另一存储控制模块对该地址进行写操作，二个存储控制模块将发生冲突。为此，本发明设置了仲裁模块，通过仲裁模块保证在发生操作冲突时只有一个处理器系统可以对非易失性存储器进行操作。
在本发明的一种优选实施方式中，所述的非易失性存储器可以是非易失性可编程存储器，例如快闪存储器(FLASH Memory)，当然也可以是其它非易失性存储器，例如铁介质存储器。
图1为本发明所述数据存储控制系统的一种结构示意图。参见图1，本实施例所述的数据存储控制系统包括一个非易失性存储器101、二个存储控制模块即第一存储控制模块102和第二存储控制模块103、以及一个仲裁模块104。在一种优选实施方式中，所述非易失性存储器101与第一、第二存储控制模块之间，以及仲裁模块104与第一、第二存储控制模块之间通过总线进行信号交互。
所述非易失性存储器101具有两个端口，分别与所述第一、第二存储控制模块进行信号交互。所述第一存储控制模块102与第一处理器系统106进行信号交互，所述第二存储控制模块103与第二处理器系统105进行信号交互，所述第一、第二存储控制模块分别用于根据第一、第二处理器系统的操作指令对所述非易失性存储器101进行数据读写操作。
所述第一、第二存储控制模块对非易失性存储器101的具体操作与非易失性存储器101的介质有关，在进行读写操作时，需要按照所述非易失性存储器101特定的读写指令顺序和时序进行读写操作。例如对FLASH特性存储器进行写操作就需要按照特定FLASH的写指令顺序和时序去完成，每次写操作就不能像对RAM那样随时通过一条指令就可以完成，而需要经过复位、擦除、写等连续的动作来完成。
所述仲裁模块104与所述第一、第二存储控制模块进行信号交互，用于获取所述第一、第二存储控制模块的操作状态，如果所述第一、第二存储控制模块同时对所述非易失性存储器101中的相同地址进行操作，且其中一个操作为写操作，则所述仲裁模块104对所述第一、第二存储控制模块进行控制，只允许其中一个存储控制模块对所述非易失性存储器101进行写操作。
所述存储控制模块主要包括地址译码模块、输入输出接口(IO)及控制逻辑模块。如图1所示，第一存储控制模块102包括第一地址译码模块121、第一IO及控制逻辑模块122，所述第二存储控制模块103包括第二地址译码模块131、第二IO及控制逻辑模块132。所述IO用于根据控制逻辑模块的操作指令从非易失性存储器101输出数据，或者输入数据给非易失性存储器101，由于IO和控制逻辑模块关系紧密，因此为了表述清楚，本图1将IO和控制逻辑模块分别放在一个方框中表示。
所述第一地址译码模块121用于将来自第一处理器系统106的读写操作的地址信息译码为非易失性存储器101中的地址即数据空间地址，驱动第一控制模块对译码后的非易失性存储器地址进行读写操作。所述第二地址译码模块131用于将来自第二处理器系统105的读写操作的地址信息译码为非易失性存储器101中的地址即数据空间地址，驱动第二控制模块对译码后的非易失性存储器地址进行操作。
所述第一IO及控制逻辑模块用于根据第一处理器系统106的操作指令和仲裁模块104的控制指令，对第一地址译码模块121译码后的非易失性存储器地址进行数据读写操作。所述第二IO及控制逻辑模块用于根据第二处理器系统105的操作指令和仲裁模块104的控制指令，对第二地址译码模块131译码后的非易失性存储器地址进行数据读写操作。
所述仲裁模块104与所述第一、第二地址译码模块和第一、第二IO及控制逻辑模块分别进行信号交互，获取所述第一、第二IO及控制逻辑模块的操作指令和第一、第二地址译码模块译码后的非易失性存储器地址，并向所述第一、第二IO及控制逻辑模块输出控制指令。所述获取第一、第二IO及控制逻辑模块操作指令以及获取所述第一、第二地址译码模块的译码后非易失性存储器地址的方式可以有多种，在本实施例中，由于仲裁模块104和第一、第二IO及控制逻辑模块之间通过总线连接，仲裁模块104可以通过总线中的读写信号获得第一、第二IO及控制逻辑模块是读操作还是写操作，并可以通过总线中的地址线中获取所述第一、第二地址译码模块译码后的非易失性存储器地址。当然，本发明也可以采取其它方式获取所述第一、第二IO及控制逻辑模块的操作指令，例如直接读取第一、第二IO及控制逻辑模块的读写管脚，从而获取读写操作指令等等。所述仲裁模块104向第一、第二IO及控制逻辑模块发送控制指令的方式也可以有多种，例如在本实施例中，由于采用总线接口，可以通过总线向第一、第二IO及控制逻辑模块发送控制指令，对其读写操作的状态进行控制。当然，也可以直接对第一、第二IO及控制逻辑模块的操作管脚进行控制，从而控制其读写操作。
图2为图1所示的数据存储控制系统中的仲裁模块104的结构示意图。参见图2，所述仲裁模块104具体包括操作状态获取模块201，用于分别从所述第一、第二存储控制模块中的第一、第二IO及控制逻辑模块中获取操作指令，以及从第一、第二存储控制模块中的第一、第二地址译码模块获取所述操作指令所针对的非易失性存储器的地址。
判断处理模块202，其中设置判断处理逻辑信息，用于根据操作状态获取模块201获取的信息和所述判断处理逻辑信息对所述第一、第二IO及控制逻辑模块的读写操作进行控制。
所述判断处理模块202中设置的判断处理逻辑信息包括如果所述第一、第二存储控制模块同时对所述非易失性存储器的相同地址进行写操作，则控制其中一个存储控制模块对所述非易失性存储器进行写操作，阻止另一个存储控制模块对所述非易失性存储器进行写操作。在具体的实施例中，一般是在一个存储控制模块对非易失性存储器的一个地址进行写操作的同时，另一个存储控制模块对所述非易失性存储器的同一个地址进行写操作，这时，需要阻止后一个进行写操作的存储控制模块的写操作。
如果一个存储控制模块对所述非易失性存储器地址进行写操作，而另一个存储控制模块对所述非易失性存储器的相同地址进行读操作，则阻止所述进行写操作的存储控制模块进行写操作，允许所述进行读操作的存储控制模块进行读操作；或者，阻止所述进行读操作的存储控制模块进行读操作，允许所述进行写操作的存储控制模块进行写操作。
当一个存储控制模块对所述非易失性存储器地址进行写操作，而另一个存储控制模块对所述非易失性存储器的相同地址进行读操作时，所述判断处理逻辑信息可进一步包括先阻止所述进行写操作的存储控制模块进行写操作，允许所述进行读操作的存储控制模块进行读操作，待读操作完成后，再控制所述进行写操作的存储控制模块进行写操作；或者，先阻止所述进行读操作的存储控制模块进行读操作，允许所述进行写操作的存储控制模块进行写操作，待写操作完成后，再控制所述进行读操作的存储控制模块进行读操作。
所述仲裁模块104根据自身存储的判断处理逻辑信息以及所获取的第一、第二存储控制模块的操作状态信息进行具体的仲裁处理操作。具体为当所述第一、第二存储控制模块同时对所述非易失性存储器的相同地址进行写操作时，仲裁模块104控制其中一个存储控制模块对所述非易失性存储器进行写操作，阻止另一个存储控制模块对所述非易失性存储器进行写操作。
当一个存储控制模块对所述非易失性存储器地址进行写操作，而另一个存储控制模块对所述非易失性存储器的相同地址进行读操作时，则仲裁模块104阻止所述进行写操作的存储控制模块进行写操作，允许所述进行读操作的存储控制模块进行读操作；或者，阻止所述进行读操作的存储控制模块进行读操作，允许所述进行写操作的存储控制模块进行写操作。
或者，当一个存储控制模块对所述非易失性存储器地址进行写操作，而另一个存储控制模块对所述非易失性存储器的相同地址进行读操作时，所述仲裁模块104还可以进行进一步详细的处理先阻止所述进行写操作的存储控制模块进行写操作，允许所述进行读操作的存储控制模块进行读操作，待读操作完成后，再控制所述进行写操作的存储控制模块进行写操作；或者，先阻止所述进行读操作的存储控制模块进行读操作，允许所述进行写操作的存储控制模块进行写操作，待写操作完成后，再控制所述进行读操作的存储控制模块进行读操作。
所述仲裁模块104还可以进一步分别与所述第一、第二处理器系统进行信号交互，具体是由所述判断处理模块202分别与所述第一、第二处理器系统进行信号交互。所述仲裁模块104将对第一存储控制模块102的控制信息发送给第一处理器系统106，将对第二存储控制模块103的控制信息发送给第二处理器系统105。
例如，当仲裁模块104阻止第一存储控制模块102进行写操作时，向第一处理器系统106发送阻止写操作的信息，第一处理器系统106收到该阻止写操作的信息后，停止对所述第一存储控制模块102发送写操作指令，当仲裁模块104允许所述第一存储模块进行写操作时，向所述第一处理器系统106发送允许写操作的信息，第一处理系统收到该允许写操作信息后，再发送写操作指令给所述第一存储控制模块102。
以上所述，仅为本发明较佳的具体实施方式
，但本发明的保护范围并不局限于此，任何熟悉该技术的人在本发明所揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
权利要求
1.一种数据存储控制系统，其特征在于，该系统包括，一个非易失性存储器，二个存储控制模块、以及一个仲裁模块；所述非易失性存储器分别与所述二个存储控制模块进行信号交互，所述二个存储控制模块分别与二个处理器系统进行信号交互，分别用于根据处理器系统的操作指令对所述非易失性存储器进行数据读写操作；所述仲裁模块与所述二个存储控制模块进行信号交互，用于获取所述二个存储控制模块的操作状态，如果所述二个存储控制模块同时对所述非易失性存储器中的相同地址进行操作，且其中一个操作为写操作，则所述仲裁模块对所述二个存储控制模块进行控制，只允许其中一个存储控制模块对所述非易失性存储器进行写操作。
2.根据权利要求1所述的系统，其特征在于，所述存储控制模块主要包括地址译码模块、输入输出接口IO及控制逻辑模块；所述地址译码模块用于将来自处理器系统的地址信息译码为非易失性存储器的地址，驱动控制模块对译码后的非易失性存储器地址进行操作；所述IO及控制逻辑模块用于根据处理器系统的操作指令和仲裁模块的控制指令，对地址译码模块译码后的非易失性存储器地址进行数据读写操作；所述仲裁模块与所述地址译码模块和IO及控制逻辑模块进行信号交互，获取所述IO及控制逻辑模块的操作指令和地址译码模块译码后的非易失性存储器地址，并向IO及控制逻辑模块输出控制指令。
3.根据权利要求2所述的系统，其特征在于，所述仲裁模块具体包括操作状态获取模块，用于从所述二个存储控制模块中的IO及控制逻辑模块获取操作指令，以及从二个存储控制模块中的地址译码模块获取所述操作指令所针对的非易失性存储器的地址；判断处理模块，其中设置判断处理逻辑信息，用于根据操作状态获取模块获取的信息和所述判断处理逻辑信息对所述二个存储控制模块中的IO及控制逻辑模块的读写操作进行控制。
4.根据权利要求3所述的系统，其特征在于，所述判断处理模块中设置的判断处理逻辑信息包括如果二个存储控制模块同时对所述非易失性存储器的相同地址进行写操作，则控制其中一个存储控制模块对所述非易失性存储器进行写操作，阻止另一个存储控制模块对所述非易失性存储器进行写操作；如果一个存储控制模块对所述非易失性存储器地址进行写操作，而另一个存储控制模块对所述非易失性存储器的相同地址进行读操作，则阻止所述进行写操作的存储控制模块进行写操作，允许所述进行读操作的存储控制模块进行读操作；或者，阻止所述进行读操作的存储控制模块进行读操作，允许所述进行写操作的存储控制模块进行写操作。
5.根据权利要求4所述的系统，其特征在于，当一个存储控制模块对所述非易失性存储器地址进行写操作，而另一个存储控制模块对所述非易失性存储器的相同地址进行读操作时，所述判断处理模块中设置的判断处理逻辑信息进一步包括先阻止所述进行写操作的存储控制模块进行写操作，允许所述进行读操作的存储控制模块进行读操作，待读操作完成后，再控制所述进行写操作的存储控制模块进行写操作；或者，先阻止所述进行读操作的存储控制模块进行读操作，允许所述进行写操作的存储控制模块进行写操作，待写操作完成后，再控制所述进行读操作的存储控制模块进行读操作。
6.根据权利要求1至5任一项所述的系统，其特征在于，所述存储控制模块在进行读写操作时，按照所述非易失性存储器特定的读写指令顺序和时序进行读写操作。
7.根据权利要求1至5任一项所述的系统，其特征在于，所述仲裁模块进一步分别与所述二个处理器系统进行信号交互，所述仲裁模块将对存储控制模块的控制信息发送给该存储控制模块对应的处理器系统。
8.根据权利要求1至5任一项所述的系统，其特征在于，所述非易失性存储器为非易失性可编程存储器。
全文摘要
本发明公开了一种数据存储控制系统，包括一个非易失性存储器，分别与二个存储控制模块进行信号交互，所述二个存储控制模块分别与二个处理器系统进行信号交互，分别用于根据处理器系统的操作指令对所述非易失性存储器进行数据读写操作；所述仲裁模块与所述二个存储控制模块进行信号交互，获取所述存储控制模块的操作状态，如果二个存储控制模块同时对非易失性存储器中的相同地址进行操作，且其中一个为写操作，则所述仲裁模块对所述二个存储控制模块进行控制，只允许其中一个存储控制模块对所述非易失性存储器进行写操作。利用本发明，可以实现在双处理器系统中使双处理器共享一个存储资源，提高系统资源的利用率，降低成本。
文档编号G06F13/16GK101075218SQ200710130588
公开日2007年11月21日 申请日期2007年7月18日 优先权日2007年7月18日
发明者左向民, 周永喜, 李启瑞, 佘海波 申请人:中兴通讯股份有限公司