用于传送命令和地址信号的方法和设备的制作方法

专利名称：用于传送命令和地址信号的方法和设备的制作方法
技术领域：
本发明涉及计算机技术，具体而言，涉及用于传送命令和地址 信号的方法和设备。
背景技术：
现代计算机系统一般包括可以被诸如存储器控制器的控制装 置存取和/或控制的存储装置。存储控制器可以经由 一个或多个总线 与存储装置通信。例如，可以通过命令总线和地址总线连接存々者控 制器和存储装置。命令总线被配置为提供一个或多个控制信号给存 储装置，而地址总线被配置为提供地址信号给存储装置。作为一个 实例，在给定时钟周期中，可以分别经由命令总线和地址总线通过 将多个控制信号和地址信号从存储控制器传输到存储装置来从存 储装置中读取数据。然后通过存储装置对输入信号进行解码，在此 后将所请求的数据返回到存储控制器。
给定命令或地址通常经由相应的命令总线(在命令情况下)或 地址总线(在地址的情况下)通过多个传播的输入来确定。将每个 输入提供给存储装置的相应接口上的相应引脚。因此，在给定周期 中给定的命令/地址输入组合可以要求存储装置上的命令总线接口
的N个引脚的N个命令输入，以及存储装置上的地址总线接口的P 个引躲卩的P个;也*止$#入。
在制造存储装置中考虑的 一种设计是，支持命令和地址的各种 组合所要求的输入引脚数。所要求的引脚的数越多，最后所得到的 存储装置的体积越大且成本越高。
因此，需要减少存储器与控制装置(诸如存储控制器或处理器) 连接所需的引脚数。

发明内容
本发明的实施例总的来说提供了用于经由共用接口传输信号 的方法和装置。
一个实施例提供了具有命令总线接口的存储装置，该命令总线 接口具有专用于接收命令输入的一个或多个命令引脚和用于选择
性接收地址输入和命令输入的一个或多个共用引脚；以及地址总线 接口 ，该地址总线接口具有一个或多个专用于接收地址输入的地址 引脚以及一个或多个用于选择性地4妄收地址输入和命令输入的共 用引脚。


为了可以更详细i也理解本发明的上述4争4正，4寻结合实施例详细 描述本发明以上所述的特征，其中一些实施方式在附图中给出。然 而，应当注意，附图仅描述了本发明的典型实施例，因此并不能认 为限制其范围，本发明可以包括其它同等效果的实施例。
图1是描述了根据本发明的一个实施例的存储装置和控制器的 框图。
图2是描述了才艮据本发明的一个实施例的命令和地址输入的框图。
图3是描述了根据本发明的一个实施例的命令和地址输入的时 序图。
图4是描述了根据本发明的一个实施例的多个周期命令和地址 输入的框图。
图5是描述了 4艮据本发明的一个实施例的多个周期命令和地址
丰lr入的时序图。
图6是描述了根据本发明的 一个实施例的存储装置的框图。
图7是描述了根据本发明的一个实施例的存储装置的命令和地 址信号处理电路的对匡图。
具体实施例方式
本发明的实施例总的来说提供了用于存储装置的通信命令和 地址lt入的装置和方法。
才秦下来，将参考本发明的实施例。然而，应理解，本发明并不 限于具体描述的实施例。而是，无i仑是否涉及不同实施例，预计以 下特征和元件的任意组合能够实施和实现本发明。此外，在各种实 施例中，本发明提供了许多优于现有技术的优点。然而，虽然本发 明的实施例可以实现优于其他可能的解决方案和/或优于现有纟支术 的优点，但是无论特定的优点是否是通过给定的实施例来实现的， 都不限于本发明。因而，以下方面、特点、实施例和优点4又是示例 性的，除非明确表示，否则不认为是所附权利要求的要素或限制。 然而，参考"本发明"应该不理解为这里公开的任一本发明内容的 一般化并应该不被认为是所附权利要求的要素或限制。
同样，以下使用的信号名称是示例性的名称，表示信号用于执 行给定存储装置中的各种功能。在一些情况下，相关信号可以因设
备不同而不同。此外，下面在附图中描述的电路和i殳备4又是本发明
的示例性实施例。作为本领域:技术人员i人识到的是，可以通过4壬意 存储装置利用本发明的实施例。
图1是描述了根据本发明的一个实施例的装置100的框图。示
例性地，装置100包括存储控制器101和存储装置102。存储装置 102可以是任意类型的存储器。例如，在示例性的实施例中，存储 装置102是同步动态随机存取存储器(SDRAM )。 SDRAM可以是 单倍数据率SDRAM、双倍数据率(DDR) SDRAM或多倍数据率 SDRAM的任何后代(例如，DDR-III SDRAM )。可选地，存储装 置102可以是DDR同步图形RAM( SGRAM )、 DDR快速周期RAM (FCRAM )、 SRAM或任何其它合适的存储装置或上述存储装置的 组合。
在SDRAM的情况下，在通过控制器101发布的时钟信号 (CLK)上记录存储装置102的命令和地址输入。如下面更详细地 描述，控制器101可以发布任意数量的预定命令/地址组合。为此， 控制器101可以包括多路复用器(MUX) 103，其^皮配置为选择性 地输出期望的命令/地址组合。
在一个实施例中，存《诸装置102通过命令总线104和地址总线 106连接至存储控制器101。命令总线104将输入提供给存储装置 102的第一多个引脚108中，而地址总线106将输入提供给存储装 置102的第二多个引脚110。在一个实施例中，第一多个引脚108 的一部分112专用于接收命令输入(其在这里可以被称为命令引脚 112或命令输入接口 )且第二多个引脚110的一部分114专用于接 收地址输入(其在这里可以被称为地址引脚114或地址输入接口 )。 此夕卜，第一多个引脚108的共用部分116i和第二多个引脚110的共
用部分1162共同形成共用接口 116。共用接口 116被配置为不定地 接收命令输入和地址输入。即，对于给定周期，共用接口116的引 脚接收命令输入和/或地址输入。
因此，对于任意给定周期，命令总线104和地址总线106可以 分别寻址(address)地址输入和命令输入。同样，应该理解，引用 作为命令总线的总线104和作为地址总线的总线106是部分4壬意的 并为方便起见而完成的。然而，因为设想命令总线104的部分宽度 可以保留为命令输入(与命令引脚112相对应)且地址总线106的 部分宽度可以保留为地址输入(与地址引脚114相对应)，参考"命 令总线"和"地址总线"^呆留一些固有的意义。更具体地i兌，可以 参考第一总线和第二总线，其每个都具有一些用于特定输入类型 (命令或地址)的"固定"或"专用"引脚和一些可以在任意给定 周期内分配给不同输入类型的"可变"引脚(共用^妻口 116)。
在一个实施例中，存储控制器101和存储装置102符合电子设 备工程联合委员会(JEDEC)低功率双倍数据率(LPDDR)同步动 态随接存取存储器(SDRAM)规范。因此，总线104和106可以 支持各种信号的传播(诸如，写允许(WE)、行存取选通(RAS)、 列存取选通(CAS)、以及芯片选择(CS))。然而，在这里使用的 特定接口术语仅是示例性的且并不用于限制本发明。
现在参考图2，示出了描述根据本发明的一个实施例的命令和 地址输入的第一引脚分配图。图2对应于单倍数据率环境，在该环 境中，爿f又在CLK的上升沿上转换凝:据。示例性地，图2示出了用 于三个不同命令的4戈表性的引脚分酉己202-204: Command—A、 Command—B和Command_C。每个命令可以与命令类相对应，以佳: Command—A、 Command—B和Command—C中的每一个渚M戈表两个 或更多个不同的命令。例如，Command—A可以表示启动。CAS和 RAS命令和Command—B可以表示预先充电、读和写命令。
Command—A类和Command—B类的命令可能需要存储装置102上 的地址解码逻辑电路。相反，Command_C可以表示由存储控制器 101发布的要求"有效输入，，的命令。如在这里所使用的，"有效输 入"指的是不同于用于选择存储位置的地址输入的输入。 Command—C类控制信号的实例包括MRS (才莫式寄存器组)、EMRS (扩展模式寄存器组)、MRR(读模式寄存器)等。对于MRS信号 的输入例如可以是在模式寄存器中存储的值。
图2在附图的顶部示出了用于三个示例性的引脚分配202~ 204的命令总线104和地址总线106的宽度。此外，在附图的底部 也示出了与专用命令引脚112、专用地址引脚114和共用引脚116 相对应的部分总线宽度。第一引脚分配202示出了由命令总线的宽 度和相关的引脚提供的第一命令(Command—A类)的情况。此外， 通过地址总线宽度和相关的引脚提供相应的Address—A。相反，第 二引脚分配203示出了其中与第二命令(Command—B类)相关的 第二地址(Address_B)要求比Address—A所要求的地址引脚多的 情况。因此，命令总线104的一部分被用于("借用为")另外的地 址输入。更具体地说，共用接口 116 (特别是命令总线104的一个 或多个共用引扭卩的引脚的一部分用于传4番与Address—B的一 部分才目只寸应的;也址车lr入。
另一方面，第三引脚分配204示出了其中第三命令 (Command—C类)要求比第一和第二命令类所要求的命令引脚多 的情况。因此，地址总线106的一部分用于命令输入。更具体地说， 共用接口 116 (特别是地址总线106的一个或多个共用引脚1162) 的引脚的一部分用于传播与第三命令的一部分相对应的命令输入。 剩余的输入被指定为"无关"(X)。
在一个实施例中，预先确定各种引脚分配(即，命令和地址输 入的组合)。因此，对于每个命令，预定数量的地址引脚与命令相
关。以这种方式，可以确定共用接口 116的引脚的哪个给定命令可 用作地址输入引脚以及共用接口 116的引脚的哪个给定命令可用作 命令输入引脚。在一个实施例中，如下所述，可以通过存储装置102 完成这个确定。
现在参考图3，示出了描述根据本发明的一个实施例的命令和 地址输入的第一时序图。更具体地说，图3对应于图2中示出的引 脚分配表示202 ~ 204。在第一时钟上升沿302处，经由命令总线 104和i也址总线106将与第一引脚分配202相对应的命令和J也址输-入传送到存储装置102 (在图1中示出)。需要注意，第一引脚分配 202中命令总线104具有足够带宽来7K载所有相关的命令输入，而 地址总线106具有足够带宽来〃K载所有相关的地址输入。因此， <又 在命令总线104上i殳置一个或多个命令输入JU又在第一时钟上升沿 302处在i也址总线106上i史置一个或多个地址l俞入。
相反，在第二引脚分配203的情况下，与Command—B相关的 Address—B要求比在地址总线106上可用引脚多的引脚。因此，在 第二时钟沿304处，在命令总线104上设置命令输入和地址输入的 组合，而在地址总线106上设置剩余的地址输入。同样，命令总线 104的共用引脚116i中的一个或多个用于传4番与Address—B的一部 分相对应的地址输入。
在第三时钟上升沿306处示出了用于第三引脚数204的总线分 配。在这种情况下，在命令总线104和地址总线106上时钟输出命 令输入。示例性地，使用命令总线104的全部宽度且地址总线106 的剩余部分被指定为"无关"(X)。
在另 一 实施例中，本发明的总线/引脚借用策略被用在多倍数据 率环境中。借助于实例，将参考图4至图5描述本发明实施例的双 倍数据率。
现在参考图4，示出了描述才艮据本发明的一个实施例的与双倍
凄史据率环境相对应的命令和地址丰lr入的引脚分配图，在该环境中，
在CLK的上升沿和下降沿上转换凝:据。示例性地，图4示出了三 个不同命令的代表性引脚分配402 ~ 404: Command_AA 、 Command—BB和Command—CC。每个命令可以与命令类相只于应， 以4吏Command—AA、 Command—BB和Command—CC中的每一个啫卩 代表两个或更多个不同的命令，这一点在图2中描述。这些命令可 以是上述相同类的命令。和图2中示出的引脚分配对比，在图4中 示出的引脚分配402 ~ 404示出了分别与时钟(CLK)的上升沿和 下降沿相对应的第一周期和第二周期的分配。在图5中示出了用于 引脚分配402~404的相应时序图。同时将参考图4和图5描述示 例性的引脚分配。
第一引脚分配402示出了命令/地址组合，其中，要求比由地址 总线106可用的引脚多的地址引脚。因此，在第一周期(CLK的上 升沿502 )期间，在命令总线104上时钟输出Command—AA，且在 ;也址总线106上时4中车lr出Address—AA的一部分。在第二周期(CLK 的下降沿504)期间，命令总线的至少一部分和相应的引脚用于地 址输入(命令输入)，且地址总线106用于地址输入。因此，在第 一周期中Command—AA被时钟输出到存储装置102且Address—AA 要求这两个周期被时钟输出。尽管图4和图5建议全部命令总线104 用于地址输入，应该理解，根据一个实施例，与命令总线104相关 的仅共用引脚116i在第二周期中用于地址输入，除用于控制信号之 外用于这样的一些引脚(命令引脚112)。
第二引脚分配403示出了命令/地iit组合，其中，要求比由命令 总线104可用的引脚多的命令引脚。因此，在第一周期(CLK的上 升沿506 )中，在命令总线104上时钟输出Command—BB的第一部 分，且在地址总线106上时钟输出Command—BB的第二郜分。在
第一周期期间，i也址总线106的4壬<可剩余部分可以用于地址输入或 可选地"无关，，输入。为了示例性说明，图5示出了多个单独列出 的地址引脚和正在其上传播的相关信息(即，命令、地址或"无关，，)。 在第二周期期间(CLK的下降沿508)，在命令总线上断言"无关" 输入且地址总线上断言的信号可以或是地址输入或是"无关"输入。
第三引脚分配404示出了其中要求相应命令(Command_CC ) 有效输入(上面限定的)的命令/地址组合。因此，在第一周期(CLK 的上升沿510)期间，在命令总线104上时钟输出Command—CC， 且在地址总线106上时钟输出有效输入。在第二周期(CLK的下降 沿512)期间，在命令总线和地址总线上断言"无关，，输入。
在本发明的一个实施例中，存储装置102被配置有适当的逻辑 电路以处理到来的命令和地址输入。图6是根据本发明的一个实施 例具有信号处理逻辑电路602的存々者袭置102的示意图。经由第一 多个引脚108 (与命令总线104相对应)和第二多个引脚110 (与 地址总线106相对应)提供处理逻辑电路602的各种输入。如所示 出的，在第一多个引脚108的专用命令引脚112处仅接收命令输入 且在第二多个引脚110的专用地址引脚114处仅接收地址输入。根 据特定的命令/地址组合，命令输入或地址输入被提供给组成共用接 口 116的第一组共用引脚116!和第二组共用引脚1162。处理逻辑电
解码到存储装置102的其它部件所需的其它电路。下面参考图7描 述处理逻辑电路602的一个实施例。
图6示出了各种其它部件以及可以是存储装置102的一部分的 输入。示例性地，时钟输入(CUC)和外部数据总线(DQ)可通 过输入/输出(I/O)电路606被接收，并被用于输入和输出与经由 命令和地址输入接收的存取命令和地址相对应的数据。
在存取过程中，可以通过字线解码器622和列解码器624 4吏用 地址输入来访问存储体/阵列620中的存储单元。在一些情况下。可 以利用单个字线解码器622和列解码器624存取多个存^f诸体 (memory bank) 620。例如，使用所接收的地址，列解码器624可 以选择将被存取的存储体620的位线630。类似地，字线解码器626 可以利用接收的地址选择将被访问的字线628。在一些情况下，基 于内部生成的;也址i方问可以发生。
在存取过程中，在地址已经用于选择存储体620中的字线和位 线之后，可以经由内部读出/写入电路608将数据写入存储体620和 /或从存储体620中读出数据，该读出/写入电路608可以包括诸如 读出放大器、输出緩沖器等的电路。可以经由一个或多个内部数据 总线612在存储体620的读出/写入电路608和外部I/O电路606之 间传输用于存取的数据。
在描述关于单个存储体620的同时，存储装置102也可以包括 本领域技术人员已知的另外的存储体。此外，上面关于图6描述的 特征和要素的组合^f又是存储装置配置的一个实例，通过该配置可以 使用本发明的实施例。此外，存储装置102可以包括图6中未示出 的且对本领域技术人员已知的各种附加部件。通常，本发明的实施 例可以利用任何类型的存储装置。
现在参考图7，示出了才艮据本发明的一个实施例的信号处理逻 辑电路602的示意图。将到命令引脚112的命令输入提供给命令预 解码器702。命令预解码器702运4亍以对命令输入解码并输入多个 命令类之一Command—X、 Command—Y、以及Command_Z。命令 类可以是上述包4舌关于单倍凄t据率环境描述的C ommand—A 、 Command—B 、 Command—C和关于双倍数据率环境描述的 Command—AA、 Command—BB、和Command—CC中的4壬一种。
如上面注意的那冲羊，每种命令类可以与单独命令类相对应且可
以需要将被完全解码的共用接口 116的某些部分。在其它实施例中， 有些命令类可以不需要共用4妻口 116的<壬4可部分。例如，在一个实 施例中，Command_Y和Command_Z可以需要共用接口 116的至少 一部分，而Command—X不使用共用接口 116的任何部分。上述关 于图2和图3的Command—A是这种命令的一个实例(即，使用任 意共用接口116的命令，以及而是仅使用命令引脚112)。因此，在 图7中，从预解码器702输出的Command—X被输入到第一解码器 703,该解码器不4妻收共用4妾口 116中的额外车命入。当Command—X 输入(来自预解码器702)存在于其输入之一时，第一命令解码器 703将命令输入分解(即，扩展)成多个特定命令之一(Command—Xl 2, ...N)。相反，Command—Y和Command—Z分别寻皮输入到第二命令 解码器704和第三命令解码器706，其中，这两个解码器704、 706 从共用接口 116中接收其它的输入。具体地说，第二解码器704接 收第 一组共用引脚116i的输入。当Command—Y输入(来自预解码 器702 )存在于其输入之一时，第二命令解码器704使用Command—Y 输入和第一组共用引脚中的其它命令输入以将命令输入分解(即， 扩展)成多个净争定命令(Command—Y!, 2, ...N )之一。Command—Y 可以例如与Command—BB (上面关于图4和图5描述的)相对应， 其可以使用用于命令输入的第一组共用引脚116i的至少一部分。
除了使预解码器702中的Command—Z输入工作之外，第三解 码器706 4妄收来自第一组和第二组共用引脚116卜2的输入。当 Command—Z输入(来自预解码器702 )存在于其输入之一时，第三 命令解码器706使用Command—Z输入和来自第一组和第二组共用 引脚的其它命令输入以将命令输入分解(即，扩展)成多个特定命 令(Command—Zl 2, ...N )之一。Command_Z可以，B口与Command—C 和Command—CC (上述)相对应，这两个都可以4吏用第一组和第二
组共用引脚116n的至少一部分。注意，这里使用的变量"N"是任意的且并不建议各种命令类 都限制相同数量的特定命令。换句话说，变量"N，，可以具有各种 命令类的不同值。因此，特定命令CommancLXL2, ...N、 Command—Y!， 2，…n和Command—ZL 2, ...n的凄t量"N，，每个都可以是不同的。
共用接口 116的引脚还可通信地连接于地址解码器708。具体 地i兌，第 一组共用引脚116!通过第 一多个^r入线710连4妄于地址解 码器708,且第二组共用引脚1162通过第二多个丰命入线712连4妄于 i也址解石马器708。通过相应的驱动器714、 716 4夺可以存在于线710、 712的地址，lr入送到地址解码器708。通过从命令预解码器702输 入的Command—X使第一驱动器714工作。通过来自OR门717的 输出使第二驱动器716工作。当Command—X信号或Command—Y 信号或者Command—X信号和Command—Y 4言号存在于门717的输 入时，门717断言到第二驱动器716的l俞出。以这种方式，第二多 个输入线712可以用于承载与Command_Y类型命令结合的地址输 入，且第 一和第二多个输入线710、712可以用于承载与Command—X 类型命令结合的地址输入。
地址解码器708也可以4妄收连4妻于专用地址引脚114的多个输 入线。如上关于一个实施例所述，命令类之一被配置为与"有效输 入，，结合的存储装置102的输入。Command—Z可以是该命令类的 一个实例。因此，专用地址引脚114也可以连接于多个有效输入线 722,其可以将有效输入提供给模式寄存器604 (或不同于存储体 620的其它部件)。通过第三驱动器720将线722上的有效输入选择 性地送到模式寄存器604。由命令预解码器702提供的Command—Z 信号激活第三驱动器720。因此，在示例性实施例中，仅通过专用 地址引脚114才是供Command—Z类型命令的有效输入(例如，地址 输入)，且共用接口 116的引脚可用于Command—Z的各种命令输入。
在这种情况下，将不能使第一和第二驱动器714、 716工作，但相 反将使第三解码器706和第三驱动器720工作。
应该理解的是，在图7中示出的信号处理逻辑电路602的实施 例仅是示例性的且不限制本发明。例如，在图7中示出的实施例被 配置为冲妄收和处理三种不同命令类(X、 Y和Z)的同时，更具体 地说，设想可以处理许多命令类。因此，可以根据将被解码的命令 凄t才是供许多组共用引脚。同才羊，i殳想从可以直4妄将预解码器702输 出的至少一种命令类(例如，Command_X )提供给控制电路110 (在 图6中示出)，而无需中间解码器(例如，第一解码器703)。
另外，已经关于存储控制器和存储装置之间的通信路径描述了 实施例。然而，更具体地说，本发明包括交换命令和地址输入的任 意部件之间的通信路径。因此，在其他实施例中，通信路径可以在 处理单元和地址存储器(诸如寄存器)之间。处理单元的示例性实 例包括数字信号处理器、复合信号处理、模拟数字转换器和数字模 拟转换器。本领域4支术人员可以认识到本发明范围内的其它实施 例。
因此，总体上，本发明的实施例提供了适合于传送给定周期中 的命令输入和/或地址输入的共用接口。因此，可以将设备上的输入 引脚分配给命令/地址组合所需的命令输入或地址输入。以这种方
式，可以实现与配置相关的较少引脚数，其中，仅提供专用命令引 脚和专用地址引脚。此外，可以实现命令的更多组合，而无需增加
引脚数量。在多倍数据率环境中，可以在第一周期(上升沿)中对 完全的命令进行输入和解码，而无需增加引脚数。
虽然前述是本发明的实施例，但是可以在不脱离本发明的基本 范围的情况下设计本发明的其它或者进一步的实施例，本发明的范 围是由权利要求限定的。
权利要求
1.一种装置，包括命令总线接口，包括专用于接收命令输入的一个或多个命令引脚和用于选择性地接收地址输入和命令输入的一个或多个共用引脚；以及地址总线接口，包括专用于接收地址输入的一个或多个地址引脚和用于选择性地接收地址输入和命令输入的一个或多个共用引脚。
2. 根据权利要求1所述的装置，其中，所述地址总线接口的所述 一个或多个共用引脚可通信地连接至地址解码器和模式寄存器。
3. 根据权利要求1所述的装置，还包括预解码器，所述预解码器 可通信地连接于所述一个或多个命令引脚并被配置为将在所 述一个或多个命令引脚上4妄收的控制输入解码成多个命令类 信号。
4. 根据权利要求1所述的装置，还包括预解码器，可通信地连4妻于所述一个或多个命令引脚并 被配置为将在所述一个或多个命令引脚上接收的控制输入解 石马成多个命令类4言号；以及至少一个命令解码器，j妻收所述多个命令类信号之一以 及来自 一个或多个所述共用引脚的一个或多个命令llr入作为 输入。
5. 根据权利要求1所述的装置，还包括易失性存储阵列，其根据经由所述命令总线接口和所述 ;也址总线^接口^妄收的所述;也址输入可寻址。
6.一种存储装置，包括命令总线接口，包括专用于接收命令输入的一个或多个 命令引脚和用于选择性接收地址输入和命令输入的一个或多个共用引脚；地址总线接口，包括专用于接收地址输入的一个或多个 地址引脚和用于选择性接收地址输入和命令输入的一个或多 个共用引脚；预解码器，可通信地连接于所述一个或多个命令引脚并 净皮配置为将在所述一个或多个命令引脚上4妻收的控制输入解 码成多个命令类信号；第一命令解码器，用于接收所述多个命令类信号中的第 一命令类信号和来自所述命令总线^妄口和所述地址总线^接口的所述共用引脚的一个或多个命令输入作为输入；以及第二命令解码器，用于接收所述多个命令类信号中的第 二命令类信号和^又来自所述命令总线接口的所述共用引脚的一个或多个命令输入作为输入。
7.根据权利要求6所述的存储装置，其中，所述地址总线接口的 所迷一个或多个共用引脚可通信地连接于i也址解码器和才莫式 寄存器。
8.根据权利要求6所述的存储装置，其中，所述第一命令解码器 使用来自连接于所述第 一命令解码器的所述共用引脚的所述 命令输入将所述第一命令类信号扩展为多个命令信号。
9. 根据权利要求6所述的存储装置，其中，所述第二命令解码器 使用来自连接于所述第二命令解码器的所述共用引脚的所述 命令输入将所述第二命令类信号扩展为多个命令信号。
10. —种存储装置，包括命令总线4妾口，包括专用于4矣收命令输入的一个或多个 命令引脚和用于选择性4妻收地址输入和命令输入的一个或多 个共用引脚；地址总线接口 ，包括专用于^妄收地址输入的一个或多个 地址引脚和用于选择性^接收地址i^入和命令输入的一个或多 个共用引脚；预解码器，可通信地连接于所述一个或多个命令引脚并 被配置为将在所述一个或多个命令引脚上接收的控制输入解 码为多个命令类信号；第一命令解码器，用于接收所述多个命令类信号中的第 一命令类信号和来自所述命令总线接口和所述地址总线接口 的所述共用引脚的一个或多个命令输入作为输入；第二命令解码器，用于接收所述多个命令类信号中的第 二命令类信号和^又来自所述命令总线4妄口的所述共用引脚的 一个或多个命令输入作为输入；地址解码器，连接于所述命令总线4妻口和所述地址总线 *接口的所述共用引脚；第一驱动器，其被设置在用于将所述地址解码器连接至 所述命令总线接口的第一信号路径上，通过所述多个命令类信 号中的所述第一命令类信号使所述第一驱动器工作；以及 第二驱动器，其被设置在用于将所述地址解码器连接于 所述地址总线接口的第 一信号路径上，通过所述多个命令类信 号中的所述第二命令类信号使所述第二驱动器工作。
11. 根据权利要求IO所述的存储装置，其中，所述地址总线接口的所述一个或多个共用引脚可通信地连4妻于所述地址解码器 和模式寄存器。
12. 根据权利要求IO所述的存储装置，其中，所述第一命令解码 器使用来自连接于所述第一命令解码器的所述共用引脚的所 述命令输入将所述第 一命令类信号扩展为多个命令信号。
13. 根据权利要求IO所述的存储装置，其中，所述第二命令解码 器使用来自连接于所述第二命令解码器的所述共用引脚的所 述命令输入将所述第二命令类信号扩展为多个命令信号。
14. 一种设备，包括存储控制器，被配置为断言多个地址/命令组合，所述多 个地址/命令组合中的每一个都包括多个地址输入和命令输 入；以及存储装置，包括命令总线接口，包括专用于接收命令输入的一个或多 个命令引脚和用于选择性接收地址输入和命令输入的一 个或多个共用引脚，所述命令总线接口通过命令总线连接 至所述存储控制器；以及地址总线4妻口，包括专用于4妻收地址输入的一个或多 个地址引脚和用于选择性接收地址输入和命令输入的一 个或多个共用引脚，所述地址总线接口通过地址总线连接 至所述存储控制器。
15. 根据权利要求14所述的设备，其中，所述地址总线接口的所 述一个或多个共用引脚可通信地连4妄至地址解码器和才莫式寄 存器。
16. 根据权利要求14所述的设备，其中，所述存储装置还包括预 解码器，所述预解码器可通信地连^妄至所述一个或多个命令引 脚并被配置为将在所述一个或多个命令引脚上接收的控制输 入解码为多个命令类信号。
17. 根据权利要求14所述的设备，其中，所述存储装置还包括预解码器，可通信地连接至所述一个或多个命令引脚并 被配置为将在所述一个或多个命令引脚上接收的控制输入解 码为多个命令类信号；以及至少一个命令解码器，用于接收所述多个命令类信号之 一和来自 一个或多个所述共用引脚的一个或多个命令输入作 为输入。
18. 根据权利要求17所述的设备，其中，所述存储装置还包括地 址解码器和模式寄存器；其中，所述地址总线接口的所述一个或多个共用引脚可通信地连接至所述地址解码器和所述才莫式 寄存器。
19. 一种用于在存储装置处接收命令和地址输入的方法，包括在时钟周期期间，在所述存储装置的第一和第二总线接 口处接收命令和地址输入的组合，所述第 一总线接口被连接至 第一总线且所述第二总线接口连接至第二总线；其中，经由所 述第一总线在所述第一总线接口的引脚处接收所述组合的第 一多个输入以及经由所述第二总线在所述第二总线接口的引 脚处接收所述组合的第二多个输入；其中，所述第一总线接口 的所述引脚的第 一部分被分配为逸择性地接收命令输入和地 址输入，以及所述第二总线接口的所述引脚的第二部分被分配 为选择性地接收命令输入和地址输入。
20. 根据权利要求19所述的方法，其中，在所述第一总线接口和 所述第二总线接口处，在所述时钟周期的上升沿处接收所述组 合的一部分，在所述时钟周期的下降沿处4妾收所述组合的剩余 部分。
21. 根据权利要求19所述的方法，其中，所述第一总线是连接于 所述第 一总线接口的专用命令引脚的命令总线以及所述第二 总线是连接于所述第二总线接口的专用地址引脚的地址总线。
22. 根据权利要求19所述的方法，其中，所述第一总线是连接于 所述第一总线接口的专用命令引脚的命令总线，所述专用命令 引脚被配置为仅接收命令输入且在所述命令引脚处接收所述 组合的所述命令输入的至少一部分；并且还包括在第一解码器处，对在所述命令引脚处接收的所述命令 输入进行解码以产生多个命令类信号；在第二解码器处，接收所述多个命令类信号的第一命令 类信号和所述第一和第二部分的引脚中的一个或多个命令输 入作为，命入；以及在第三解码器处，接收所述多个命令类信号的第二命令 类信号和仅来自所述第一部分的引脚中的一个或多个命令输 入作为输入。
23. 根据权利要求22所述的方法，还包括在地址解码器处，接收来自所述第一和第二部分的引脚 的地址输入；所述地址输入是所述第一组合的部分。
24. 根据权利要求23所述的方法，还包括使在用于将所述地址解码器连接至所述第一总线接口的 第一信号路径上设置的第 一驱动器工作，仅通过所述多个命令 类信号中的所述第 一命令类信号使所述第 一驱动器工作；以及使在用于将所述地址解码器连接至所述第二总线接口的 第二信号路径上设置的第二驱动器工作，通过所述多个命令类信号中的所述第一命令类信号和所述第二命令类信号使所述 第二驱动器工作。
25. —种用于在存储装置处接收命令和地址输入的方法，包括在第一时钟周期期间，在所述存储装置的第一和第二总 线接口处接收地址和命令输入的第一组合，所述第一总线接口连接至从其接收所述第 一组合的输入的第 一总线，且所述第二 总线接口连接于从其接收所述第二组合的输入的第二总线；其 中，接收所述第一组合，包括在所述第一总线接口的专用命令引脚处仅接收命令 输入；在所述第一总线接口的第一组共用引脚处接收命令 输入和地址输入中的至少之一，所述第一组共用引脚^皮分 配为选择性地接收命令输入和地址输入；在所述第二总线接口的第二组共用引脚处接收命令输入和地址llr入中的至少之一，所述第二组共用引脚^皮分酉己为选4奪性地接收命令输入和地址输入；以及在所述第二总线接口的专用地址引脚处仅接收地址 输入。
26. 根据权利要求25所述的方法，其中，在所述第一组共用引脚 处接收命令输入和地址输入中的至少之一 包括接收命令和地 址输入，以及在所述第二组共用引脚处接收命令输入和地址输 入中的至少之一包括仅接收地址输入。
27. 根据权利要求25所述的方法，还包括，在第二时钟周期期间， 在所述第 一和第二总线接口处接收地址和命令输入的第二组 合；其中，接收所述第二组合，包括在所述第 一总线接口处仅接收命令输入；在所述第二总线接口的所述第二组共用引脚处接收命令 输入和地址输入；以及在所述第二总线接口的所述专用地址引脚处仅接收地址 输入。
28. 根据权利要求25所述的方法，其中在所述第一时钟周期的上升沿期间，^f又所述第一组合的 命令输入在所述第一总线接口处被接收；在所述第一时钟周期的所述上升沿期间，在所述第二组 共用引脚处接收所述第一组合的命令和地址输入；以及在所述第一时钟周期的下降沿期间，仅所述第一组合的 地址输入在所述第二組共用引脚处净皮接收。
29. 根据权利要求25所述的方法，还包括在第一解码器处，对在所述命令引脚处接收的所述命令 输入进行解码以产生多个命令类信号；在第二解码器处，接收所述多个命令类信号中的第一命令类信号和来自所述第一和第二组共用引脚的一个或多个命 令输入作为输入；以及在第三解码器处，接收所述多个命令类信号中的第二命令类信号和仅来自所述第 一组共用引脚中的 一个或多个命令 输入作为4t入。
30. 根据权利要求29所述的方法，还包括在地址解码器处，从所述第一组和第二组共用引脚接收 地址输入；所述地址输入是所述第一组合的一部分。
31. 4艮据详又利要求30所述的方法，还包括使在用于将所述地址解码器连接至所述第一总线接口的 第 一信号路径上设置的第 一驱动器工作，仅通过所述多个命令 类信号中的第一命令类信号使所述第一驱动器工作；以及使在用于将所述地址解码器连接至所述第二总线接口的 第二信号路径上设置的第二驱动器工作，通过所述多个命令类信号的所述第 一和第二命令类信号使所述第二驱动器工作。
全文摘要
用于存储装置的通信命令和地址输入的设备和方法。在一个实施例中，存储装置包括由命令总线接口中的一部分引脚和地址总线接口中的一部分引脚确定的共用总线接口。根据由存储控制器断言的给定命令/地址组合，引脚的每一部分被配置为接收地址和命令输入。
文档编号G06F13/40GK101169772SQ20071016542
公开日2008年4月30日 申请日期2007年10月25日 优先权日2006年10月25日
发明者吴忠勋 申请人:奇梦达北美公司