半导体集成电路装置和数据处理器系统的制作方法

专利名称：半导体集成电路装置和数据处理器系统的制作方法
技术领域：
本发明涉及具有用作帧緩沖器(frame buffer )和显示驱动器电路 的RAM的显示驱动控制装置或半导体集成电路装置中的显示数据的 输入接口技术，并涉及有效适用于诸如移动电话的移动通信终端装置 的技术。
背景技术：
诸如移动电话的移动通信终端装置不仅与因特网连接兼容而且与 地面数字电视广播接收兼容，并且，必须实现从基带单元到显示驱动 控制装置的增加的显示数据的高速数据传送。日本未审查专利公开公 报No. 2006-146220公开了使用高速串行接口电路用于与基带单元耦 合的显示驱动控制装置的接口电路的移动电话。日本未审查专利公开 公报No. 2001-222249公开了设置高速串行接口电路以及并行接口电 路并且可同时将来自并行接口电路的静物图像数据和来自高速串行接 口电路的移动图像数据写入RAM中的技术。发明内容关于在显示驱动控制装置中使用传送处理能力相互不同的多个高 速串行接口电路，本发明的发明人研究如下。在在通过铰链部分可折叠地设置在本体外壳上的盖体外壳中安装显示驱动控制装置和显示装 置的结构中，如果线路的数量较少，那么能够降低穿过铰链部分的线路不希望地断开的风险。如果高速串行接口电路和并行接口电路均被 使用，那么信号线的数量增加。另外，当在多个高速串行接口电路之间切换显示图像数据的输入时，除非与开始向RAM供给输入到一个 高速串行接口电路的显示数据的定时同时控制停止向RAM供给输入 到另一个高速串行接口电路的图像数据的定时，否则在切换时图像显 示畸变。考虑将一个高速串行接口电路与主处理器耦合并将其它的高 速串行接口电路与主处理器的加速器耦合，那么，为了提高整个系统 的性能，必须确定向哪一个接口电路有利地分配命令接口功能。本发明的目的是，提供一种可有助于提高加入包含RAM和显示 驱动器电路的半导体集成电路装置的系统的可靠性和高性能两个方面 的显示数据的输入接口技术。本发明的另一目的是，有助于提高包括通过不同的高速串行接口 电路与主处理器和加速器耦合的显示驱动控制装置的数据处理器系统 的可靠性和高性能。本发明的另一目的是，当在多个高速串行接口电路之间切换图像 数据的输入时防止图像显示的畸变。参照本说明书的说明和附图，本发明的上述目的、其它目的和新 颖性特征将变得十分明显。以下是在本申请中公开的本发明中的代表性概要的简要说明。即，半导体集成电路装置包括具有一个差动串行数据信道的笫一高速串行接口电路和具有多个差动串行数据信道的第二高速串行接口 电路，第一高速串行接口电路通过使用控制信息执行与外面的命令接 口 ( command interface )，并且控制电路基于控制信息执行内部操作。 两个高速串行接口电路共享RAM用于显示数据信息的存储。根据被 输入到第一高速串行接口电路的控制信息通过控制电路确定当接收要 供给RAM的数据信息时是使用第 一 高速串行接口电路还是使用笫二 高速串行接口电路。根据上述手段，由于对于显示数据信息的外部接口使用第一和第 二高速串行接口，因此可通过使用少量的接口信号线将显示数据信息供给到半导体集成电路装置，并且能够在加入半导体集成电路装置的装置中降低与半导体集成电路装置耦合的接口信号线不希望地断开的风险。关于这一点，能够提高系统的可靠性。由于对于控制信息和数据信息的接口使用高速串行接口 ，因此可以很容易地通过使用少量的接口信号线保障大量的数据传送。另外， 命令接口功能不被分配给数据传送能力相对较高的第二高速串行接口电路。因此，在为了降低主处理器上的负载而将特定的数据处理专用 的加速器与第二高速串行接口电路耦合的使用方案中，第二高速串行 接口电路可专于接收特定数据处理的结果。关于这些点，能够作为加 入半导体集成电路装置的整个系统而提高数据处理性能。以下是在本申请中公开的本发明中的代表性概要的简要说明。即，能够有助于同时提高加入包含RAM和显示驱动器电路的半 导体集成电路装置的系统的可靠性和高性能。


图l是例示适用于移动电话的本发明的数据处理器系统的框图；图2是当显示由MDDI电路接收的图像数据时显示被切换到来自 MVI电路的图像数据的显示的定时图；图3是例示由具有两个差动串行数据信道的MVI电路传送的数据 信息和用于一个像素的选通脉冲(strobe)信息的传送格式的格式图；图4是例示由具有三个差动串行数据信道的MVI电路传送的数据 信息和用于一个像素的选通脉冲信息的传送格式的格式图。
具体实施方式
(1.代表性实施例)首先说明在本申请中公开的本发明的代表性实施例的概要。应当 注意，在代表性实施例的概要说明中提到的带括号的附图标记仅例示 在给予附图标记的构成要素的概念中包含的构成要素。[II根据本发明的代表性实施例的半导体集成电路装置(7 )包括具有一个差动串行数据信道的第一高速串行接口电路(10);具有多 个差动串行数据信道的第二高速串行接口电路(12 );控制电路(11); RAM (16);和显示驱动器电路(17)。从外面被输入第一高速串行 接口电路的数据信息和从外面被输入第二高速串行接口电路的数据信 息可被供给到RAM。显示驱动器电路基于从RAM读取的数据信息产 生显示驱动信号。控制电路根据从外面输入第一高速串行接口电路的 控制信息控制内部操作。特别地，根据被输入到第一高速串行接口电 路的控制信息通过控制电路确定是通过使用第一高速串行接口电路还 是第二高速串行接口电路接收要被供给到RAM的数据信息。根据上述手段，由于对于显示数据信息的外部接口使用第一和第 二高速串行接口，因此可通过使用少量的接口信号线将显示数据信息 供给到半导体集成电路装置，并且能够在加入半导体集成电路装置的 系统中降低与半导体集成电路装置耦合的接口信号线不希望地断开的 风险。关于这一点，能够提高系统的可靠性。由于对于控制信息和数据信息的接口使用高速串行接口 ，因此可 以很容易地通过使用少量的接口信号线保障大量的数据传送。另外， 使用控制信息的命令接口功能不被分配给数据传送能力相对较高的笫 二高速串行接口电路。因此，在为了降低主处理器上的负栽而将特定 的数据处理专用的加速器与第二高速串行接口电路耦合的使用方案 中，第二高速串行接口电路可专于接收特定数据处理的结果。关于这 些点，作为加入半导体集成电路装置的整个系统而提高数据处理性能。作为本发明的具体配置，控制电路在对被输入第一高速串行接口 电路的数据信息的RAM操作中使用从外部端子输入的第一帧同步信 号(VSYNC)，并在对被输入第二高速串行接口电路的数据信息的 RAM操作中使用通过使用从第二高速串行接口电路输入的选通脉沖 信息再现的第二帧同步信号(VS)。第一高速串行接口电路是与差动 选通脉沖信号同步输入数据信息和控制信息的移动数字数据接口(以 下筒称为MDDI)电路。第二高速串行接口电路是与时钟信号同步输 入数据信息和选通脉冲信息的移动视频接口 (以下简称为MVI)电路。作为本发明的另一具体配置，当将输入第一高速串行接口电路的数据信息供给RAM时，控制电路响应通过控制信息的切换指令开始 第二帧同步信号的再现，并且，在完成与第一帧同步信号同步的1帧的数据信息的写入之后，与第二帧同步信号同步开始将输入第二高速 串行接口电路的数据信息写入RAM中。类似地，当将输入第二高速 串行接口电路的数据信息供给RAM时，在响应通过控制信息的切换指令完成与第二帧同步信号同步的1帧的数据信息的写入之后，控制 电路与第一帧同步信号同步开始将输入第一高速串行接口电路的数据信息写入RAM中。因此，在1帧的中间不存在停止向RAM供给输 入到一个高速串行接口电路的数据信息的定时和开始向RAM供给输 入到另一高速串行接口电路的数据信息的定时。因此，即使当被存储 在RAM中的数据信息的输入被切换时，图像显示也不畸变。2根据本发明的代表性实施例的数据处理器系统包括主处理 器(2);与主处理器耦合的加速器(3);与主处理器和加速器耦合 的显示驱动控制装置(7);和与显示驱动控制装置耦合的显示装置(8 )。 显示驱动控制装置包含与主处理器耦合并具有一个差动串行数据信 道的第一高速串行接口电路(10);与加速器耦合并具有多个差动串 行数据信道的第二高速串行接口电路(12);控制电路(ll); RAM (16)和显示驱动器电路(17)。从主处理器输入到第一高速串行接 口电路的数据信息和从加速器输入到第二高速串行接口电路的数据信 息可被供给到RAM。显示驱动器电路基于从RAM读取并被输出到显 示装置的数据信息产生显示驱动信号。控制电路根据从主处理器输入 第一高速串行接口电路的控制信息控制内部操作。特别地，根据被输 入到第一高速串行接口电路的控制信息通过控制电路确定是通过使用 第一高速串行接口电路还是第二高速串行接口电路接收要被供给到 RAM的数据信息。根据上述手段，由于对显示数据信息的外部接口使用第一和第二 高速串行接口，因此可通过使用少量的接口信号线将显示数据信息供 给到半导体集成电路装置，并且能够在加入半导体集成电路装置的系统中降低与半导体集成电路装置耦合的接口信号线不希望地断开的风 险。关于这一点，能够提高系统的可靠性。由于对于控制信息和数据信息的接口使用高速串行接口 ，因此可 以很容易地通过使用少量的接口信号线保障大量的数据传送。另外， 使用控制信息的命令接口功能不被分配给数据传送能力相对较高的第 二高速串行接口电路。因此，在为了降低主处理器上的负栽而将特定 的数据处理专用的加速器与第二高速串行接口电路耦合的使用方案 中，第二高速串行接口电路可专于接收特定数据处理的结果。关于这 些点，能够提高数据处理器系统中的数据处理性能。(2.实施例的说明) 以下更详细地说明实施例。在图1中例示根据本发明的数据处理器系统。该数据处理器系统 适用于移动电话。在图1中代表性地示出液晶显示控制模块(LCDMDL) 1、基带处理器(BBP) 2、应用处理器(APPLP ) 3、 射频接口单元(RF) 4和天线5。 RF接口单元4执行诸如发送/接收 信号的调制或解调和频率上转换或频率下转换的模拟处理。基带处理 器2执行用于移动电话通信的信道编解码(codec)和音频编解码，并 进一步执行诸如对地面数字广播信号的OFDM(正交频分复用(Orthogonal Frequency Division Multiplexing))解调处理的基带处 理。另外，基带处理器2被配置为执行来自音频端口 (未示出)的音 频数据的再现处理和来自照相机端口(未示出)的摄影数据的图像处 理的主微计算机。虽然不被特别限制，但基带处理器2通过其它端口(未示出)与按键输入单元耦合，并通过A/D转换器和D/A转换器与 麦克风和扬声器耦合。应用处理器3用作根据从基带处理器2发出的 命令执行数据处理的加速器，并例如对通过在基带处理器2中执行 OFDM解调处理获得的传输流数据执行视频解码和音频解码。基带处 理器2和应用处理器3单独地被配置为半导体集成电路装置。应当注 意，基带处理器2和应用处理器3可被集成到一个半导体基板(芯片) 中以用作一个半导体集成电路装置。基带处理器2通过MDDI与液晶显示控制模块1执行主机接口 ， 并通过MVI与液晶显示控制模块1执行移动图像数据等的高速接口 。 基带处理器2还通过MDDI与液晶显示控制模块1执行当接收电子邮 件时获得的文本数据的接口 。液晶显示控制模块1包含与基带处理器2和应用处理器3耦合的 液晶显示驱动控制装置(LCDDRV) 7和与液晶显示驱动控制装置7 耦合的液晶显示器(LCDPNL) 8。通过使用对诸如单晶硅的一个半 导体衬底制造互补MOS集成电路的技术配置液晶显示驱动控制装置液晶显示器8包含480x864个像素的点矩阵液晶面板但不特别限 于此，并且具有480个作为信号电极的源电极和864个作为扫描电极 的栅电极。通过根据扫描电极的依次驱动对各个扫描电极使用480段 图像数据驱动源电极而显示图像。液晶显示驱动控制装置7包含MDDI电路(IF—MDDI) 10、控制 电路ll、 MVI电路(IF—MVI) 12、 PLL电路(PLL ) 13、内部数据 总线14、地址计数器电路(ACUNT) 15、 RAM 16和液晶驱动器电 路(DISPDRV) 17。控制电路ll包含系统接口电路(SYSIF) 18和 定时发生器(TGEN) 19。 RAM 16被用作帧緩冲器并单独地具有写 入端口和读取端口。地址计数器电路15单独地具有用于RAM 16的 写入地址计数器和读取地址计数器。MDDI电路10是用于通过使用单一差动串行数据信道执行与基 带处理器2的高速串行接口的电路，并通过两个差动数据线Data ±和 两个差动选通脉沖信号线Stb土与基带处理器2的相应的接口电路耦 合。诸如图像数据的数据信息和诸如命令和参数的控制信息以预定的 格式在差动数据线Data土上被传送。差动数据线Data士上的传送与 差动选通脉冲信号线Stb土上的差动时钟同步。通过MDDI电路IO接 收的控制信息被供给到系统接口电路18,并且数据信息根据定时发生 器19的控制被供给到内部数据总线14。系统接口电路18包含命令寄存器电路(CREG) 20和参数寄存器电路(PREG)21。命令寄存器电路20具有多个命令寄存器，这些 命令寄存器中的每一个都被分配唯一的地址用于规定各操作的控制代 码并都保持相应的控制代码。命令寄存器通过例如非易失性存储器元 件保持控制代码。参数寄存器电路21是可以以可编程方式向其设置用 于规定要被设置到帧緩冲器的窗口区域的参数信息并向其分配唯一地 址的寄存器电路。当指示液晶显示驱动控制装置7执行操作时，基带处理器2向 MDDI电路10供给地址信息作为用于指示目标命令的控制信息。因 此，命令寄存器电路20向定时发生器19供给由由地址信息规定的命 令寄存器保持的控制代码。定时发生器19根据控制代码产生内部控制 信号以控制诸如对RAM 16的访问定时和对液晶驱动器电路17的显 示定时的内部操作定时。基带处理器2向MDDI电路IO供给用于当规定帧緩冲器的窗口 区域时规定该区域的数据信息和存储数据信息的参数寄存器电路21 的地址信息。因此，在由地址信息规定的参数寄存器电路21中的寄存 器中设置窗口区域规定信息。在对RAM 16的窗口区域的写入访问中， 根据被设置到参数寄存器电路21的窗口区域规定信息将窗口区域的 地址的开始预设到地址计数器电路15的写入地址计数器中，并且根据 地址的结束和区域宽度控制写入地址计数器的地址增量操作。在对 RAM 16的整个帧緩冲器的写入访问和读取访问中，地址计数器电路 15的增量操作从其初始值开始。系统接口电路18在其中输入复位信号RESET、垂直同步信号 VSYNC和点时钟信号DOTCK等，并输出帧标记信号FMARK。垂 直同步信号VSYNC是被视为被供给到MDDI电路10的图像数据的 显示帧同步信号的信号。如图2例示的那样，MDDI电路10在垂直同 步信号VSYNC的两个循环的周期中从基带处理器2接收用于1帧的 图像数据。控制电路11在垂直同步信号VSYNC的两个循环的周期中 (例如，在图2的时间t0 t2的周期中)将从MDDI电路IO接收的1 帧緩冲器的图像数据写入帧緩冲器中，并在垂直同步信号VSYNC的两个循环的周期中(例如，在时间tl t2和t3 t4的周期中)将写入帧 緩冲器中的图像数据读取两次，并显示该图像数据两次。在这种情况 下，显示一个帧的一个周期与在60Hz循环中限定的一个周期对应。 虽然不被特别限制，但此时的写入和读取操作中的地址计数器15的增 量操作与从Data 士和Stb士的变化点产生的内部点时钟DOTCK同步。 在液晶显示驱动控制装置7向基带处理器2输出帧标记信号FMARK 的情况下，基带处理器2与帧标记信号FMARK的循环同步输出图像 数据。在这种情况下，基带处理器2不需要输出垂直同步信号VSYNC。 MVI电路12是用于通过多个差动串行数据信道执行与应用处理 器3的高速串行接口的电路。MVI电路12通过例如第一差动串行数 据信道的两个差动数据线DO土、第二差动串行数据信道的两个差动数 据线Dl士和时钟线PCLK与应用处理器3的相应接口电路耦合。诸如 移动图像数据的数据信息和用于帧同步的选通脉沖信息以预定的格式 在差动数据线DO士和Do士上被传送。差动数据线DO土和Do土上的传送 与时钟线PCLK上的像素时钟信号同步。由MVI电路12接收的选通 脉沖信息被供给到定时发生器19，并且数据信息根据定时发生器19 的控制被供给到内部数据总线14。 PLL电路13在其中输入通过时钟 线PCLK传送的像素时钟信号，并产生与像素时钟信号相位同步的内 部时钟。产生的内部时钟用作用于地址计数器电路15的增量的点时 钟。在图3中例示通过MVI电路12传送的数据信息和用于一个像素 的选通脉冲信息的传送格式。图3例示1像素的RGB数据为16位、 18位和24位的情况。X代表不定，Ri代表红色的色素数据、G代表 绿色色素数据，B代表蓝色色素数据，VS代表垂直同步选通脉沖数据 位、HS代表水平同步选通脉冲数据位，DE代表数据启用位，CP代 表奇偶校验位(parity error bit)位，RES代表复位位。MVI电路12 将以预定传送格式供给的数据信息和选通脉冲信息转换成并行数据， 并且并行转换的选通脉冲信息被供给到定时发生器19。被并行转换的 垂直同步选通脉冲数据位VS用作帧同步信号(以下也称为垂直同步信号VS)。并行转换的数据根据定时发生器19的控制被供给到内部 数据总线14，并被写入RAM16。此时将数据信息写入RAM 16中的 写入被控制为与垂直同步信号VS同步，并且被写入的数据信息的读 取与垂直同步信号VS同步。由于MVI电路12具有两个差动串行数 据信道，因此MVI电路12在垂直同步信号VS的一个循环周期中从 应用处理器3接收1帧的图像数据。控制电路ll在垂直同步信号VS 的一个循环的周期中(例如，在图2的时间t7 t9的周期中)将由MVI 电路12接收的1帧緩沖器的图像数据写入帧緩沖器中，并在垂直同步 信号VS的同一个循环中(例如，在时间t8 tl0的周期中)将写入帧 緩冲器中的图像数据读取一次，并显示该图像数据一次。如上所述，MVI电路12可实现比MDDI电路10的数据传送速率 高的数据传送速率。通过对其关注，很显然，MDDI电路10被用于供 给静态图像的图像数据或用于诸如时间和接收状态的系统信息的窗口 显示的图像数据，并且MVI电路12被用于供给用于通过地面数字广 播的移动图像显示的图像数据。当此时切换输入图像数据时，控制电 路ll在防止显示图像畸变的同时执行切换。将对切换控制进行说明。图2表示当通过使用由MDDI电路IO接收的图像数据显示字符 A时通过从MVI电路12切换到图像数据显示字符B的定时图。在图 2中，DISP代表显示周期，FP代表前沿(Vsync之前的空白周期)， BP代表后沿(Vsync之后的空白周期)。基于通过MDDI电路10向命令寄存器电路20供给的控制信息确 定用于图像显示的图像数据是由MDDI电路10接收还是由MVI电路 12接收。简言之，MDDI电路10执行与主机的命令接口。基带处理器2改变垂直同步信号VSYNC，以在垂直同步信号 VSYNC的每两个循环中向MDDI电路10输出用于1帧的图像数据。 控制电路n在垂直同步信号VSYNC的两个循环中将用于l帧的图像 数据写入RAM 16中，并对各垂直同步信号VSYNC从RAM 16读取 所写入的用于1帧的图像数据，并在液晶显示器8上显示图像数据。 当切换到来自MVI电路12的图像数据的显示时，基带处理器2首先向MDDI电路10输出用于规定用于切换到来自MVI电路12的图像 数据的显示的命令的控制信息，并且命令代码因此从由控制信息规定 的命令寄存器被输出到定时发生器19。与其响应，定时发生器19通 过使用控制信号Sl激活PLL电路13和MVI电路12 (时间t5 )。 MVI电路12向定时发生器19供给从应用处理器3供给的选通脉冲信 息获得的垂直同步信号VS。定时发生器19继续对已在通过使用控制 信号S1发出的激活指令的时间执行的来自MDDI电路10的图像数据 的显示控制，并完成用于l帧的图像数据的显示(时间t6)。随同其 一起，当检测供给的垂直同步信号VS的一个循环的过去时(时间t7 )， 定时发生器19向MVI电路12供给控制信号S2，并且开始将MVI电 路12从应用处理器3接收的数据信息写入RAM 16的帧緩冲器中的控制和读取写入帧緩冲器中的图像数据用于显示的控制。写入与垂直 同步信号VS的循环的开始同步开始，并且读取从后沿BP之后开始。 然后，可以对垂直同步信号VS的各个循环重新写入和显示图像数据。 当切换图像数据时，在对l帧完成已显示的图像数据A的显示之后， 图像数据被切换。因此，在切换过程中不可能存在图像显示的畸变。虽然定时图没有被特别示出，但即使对当显示由MVI电路12接 收的图像数据时显示被切换到来自MDDI电路10的图像数据的显示 的情况也执行相同的控制。特别地，MVI电路12从应用处理器3接 收图像数据，在垂直同步信号VS的各个循环中将1帧的图像数据写 入帧緩冲器中，并且读取被写入的用于1帧的图像数据用于显示。此 时，基带处理器2向MDDI电路10输出用于规定用于切换到来自 MDDI电路10的图像数据的显示的命令的控制信息，并且命令代码因 此从由控制信息规定的命令寄存器被输出到定时发生器19。定时发生 器19继续对已执行的来自MVI电路12的图像数据的显示控制，并完 成用于1帧的图像数据的显示。当完成显示时，定时发生器19检测从 基带处理器2供给的垂直同步信号VSYNC的一个循环的过去，然后 将控制信号S3供给到MDDI电路10,并开始将MDDI电路10从基 带处理器2接收的数据信息写入RAM 16的帧緩冲器中的控制和读取被写入帧緩沖器中的图像数椐用于显示的控制。同样，在这种情况下， 当切换图像数据时，在完成1帧已显示的图像数据的显示之后，图像 数据被切换。因此，在切换过程中不可能存在图像显示的畸变。 根据上述的数据处理器系统，可以获得以下的操作效果。II由于对显示数据信息的外部接口使用分别具有差动串行数据信道的MDDI电路10和MVI电路12，因此可通过使用少量的接口信 号线从基带处理器2和应用处理器3向液晶显示驱动控制装置7供给 显示数据信息，并且能够在加入液晶显示驱动控制装置7的诸如移动 电话的数据处理器系统中降低与液晶显示驱动控制装置7耦合的接口 信号线不希望地断开的风险。关于这一点，能够提高数据处理器系统 的可靠性。[21由于对控制信息和数据信息的接口使用分别具有差动串行数 据信道的MDDI电路10和MVI电路12,因此可以很容易地通过使用 少量的接口信号线保障大量的数据传送。另外，使用控制信息的命令 接口功能不被分配给数据传送能力相对较高的MVI电路12。因此，在为了降低基带处理器2上的负载而将作为地面数字广播信号的解码 处理专用的加速器的应用处理器3与MVI电路12耦合的使用方案中， MVI电路12可专于接收解码处理的结果。关于这些点，能够作为加 入液晶显示驱动控制装置7的整个数据处理器系统而提高数据处理性 能。[3当要被存储到帧緩沖器中的图像数据的输入在MDDI电路10 和MVI电路12之间被切换时，完成1帧当切换时已显示的图像数据 的显示，然后存储在帧緩冲器中的图像数据被切换。因此，在切换过 程中不可能存在图像显示的畸变。特别地，由于使用当完成l帧已显的控制方法，因此可相对很容易地实现控制逻辑。已基于实施例具体说明了由本发明人实现的本发明，但本发明不 限于这些实施例。很显然，在不背离本发明的要旨的范围内，可以以 各种方式改变本发明。例如，MVI电路可具有两个或更多个差动串行数据信道。例如， 在三个信道的情况下，在图4中例示每一像素的信息传送格式。同样， 在图4中，与图3类似，例示对于一个像素的RGB数据为16位、18 位和24位的情况。与主机装置的命令接口不限于从基于地址信息选择 的命令寄存器输出命令代码的命令寄存器20的配置，而主机装置可直 接发出命令代码。具有差动串行数据信道的高速串行接口电路不限于 MDDI电路和MVI电路，而可以是具有其它的称呼的高速串行接口电 路。液晶显示驱动控制装置进行显示控制的显示尺寸可以适当地变化。 本发明不限于移动电话，而可以被广泛地应用于诸如PDA的其它的移 动信息终端装置和其它的电子装置。
权利要求
1.一种半导体集成电路装置，包括具有一个差动串行数据信道的第一高速串行接口电路；具有多个差动串行数据信道的第二高速串行接口电路；根据从外面输入到所述第一高速串行接口电路的控制信息控制内部操作的控制电路；可向其供给从外面输入到所述第一高速串行接口电路的数据信息和从外面输入到所述第二高速串行接口电路的数据信息的RAM；和基于从所述RAM读取的所述数据信息产生显示驱动信号的显示驱动器电路，其中，根据被输入到所述第一高速串行接口电路的所述控制信息，通过所述控制电路确定当接收要供给所述RAM的所述数据信息时是使用所述第一高速串行接口电路还是使用所述第二高速串行接口电路。
2. 根据权利要求1的半导体集成电路装置，其中，所述控制电路在对被输入所述第一高速串行接口电路的所 述数据信息的RAM操作中使用从外部端子输入的第一帧同步信号， 并在对被输入所述第二高速串行接口电路的数据信息的RAM操作中 使用通过使用选通脉冲信息再现的第二帧同步信号，所述选通脉沖信 息从所述第二高速串行接口电路输入。
3. 根据权利要求2的半导体集成电路装置，其中，所述第一高速串行接口电路是与差动选通脉冲信号同步输 入所述数据信息和所述控制信息的移动数字数据接口电路。
4. 根据权利要求3的半导体集成电路装置，其中，所述第二高速串行接口电路是与时钟信号同步输入所述数 据信息和所述选通脉冲信息的移动视频接口电路。
5. 根据权利要求2的半导体集成电路装置，其中，当将输入所述第一高速串行接口电路的所述数据信息供给所述RAM时，所述控制电路响应通过所述控制信息的切换指令开始 所述第二帧同步信号的再现，并且，在完成与所述第一帧同步信号同 步的1帧的所述数据信息的写入之后，与所述第二帧同步信号同步开 始将输入所述第二高速串行接口电路的所述数据信息写入所述RAM 中。
6. 根据权利要求5的半导体集成电路装置，其中，当将输入所述第二高速串行接口电路的所述数据信息供给 所述RAM时，在响应通过所述控制信息的切换指令完成与所述第二 帧同步信号同步的1帧的所述数据信息的写入之后，所述控制电路与 所述第一帧同步信号同步开始将输入所述第一高速串行接口电路的所 述数据信息写入所述RAM中。
7. —种数据处理器系统，包括 主处理器；与所述主处理器耦合的加速器；与所述主处理器和所述加速器耦合的显示驱动控制装置；和 与所述显示驱动控制装置耦合的显示装置， 其中，所述显示驱动控制装置包含与所述主处理器耦合并具有一个差动串行数据信道的第一高速串 行接口电路；与所述加速器耦合并具有多个差动串行数据信道的第二高速串行 接口电路；根据从所述主处理器输入到所述第一高速串行接口电路的控制信 息控制内部操作的控制电路；可向其供给从所述主处理器输入到所述第一高速串行接口电路的 数据信息和从所述加速器输入到所述第二高速串行接口电路的数据信 息的RAM;和基于从所述RAM读取的所述数据信息产生显示驱动信号以输出 到所述显示装置的显示驱动器电路，其中，根据被输入到所述第 一 高速串行接口电路的所述控制信息通过所述控制电路确定当接收要供给所述RAM的所述数据信息时是 使用所述第一高速串行接口电路还是使用所述第二高速串行接口电 路。
8. 根据权利要求7的数据处理器系统，其中，所述主处理器是与高频电路耦合的基带处理器，并且所述 加速器是执行从所述基带处理器发出的命令的微计算机。
9. 根据权利要求8的数据处理器系统，该数据处理器系统被安装 在移动通信终端装置中。
10. 根据权利要求7的数据处理器系统，其中，所述控制电路在对于被输入所述第一高速串行接口电路的 所述数据信息的RAM操作中使用从主处理器输入的第一帧同步信 号，并在对被输入所述第二高速串行接口电路的所述数据信息的RAM 操作中使用通过使用选通脉冲信息再现的第二帧同步信号，所述选通 脉冲信息从所述加速器输入。
11. 根据权利要求10的数据处理器系统，其中，所述第一高速串行接口电路是与差动选通脉冲信号同步输 入所述数据信息和所述控制信息的移动数字数据接口电路。
12. 根据权利要求11的数据处理器系统，其中，所述第二高速串行接口电路是与时钟信号同步输入所述数 据信息和所述选通脉冲信息的移动视频接口电路。
13. 根据权利要求7的数据处理器系统，其中，当将输入所述第一高速串行接口电路的所述数据信息供给 所述RAM时，所述控制电路响应通过所述控制信息的切换指令开始 所述第二帧同步信号的再现，并且，在完成与所述第一帧同步信号同 步的1帧的所述数据信息的写入之后，与所述第二帧同步信号同步开 始将输入所述第二高速串行接口电路的所迷数据信息写入所述RAM 中。
14. 根据权利要求13的数据处理器系统,其中，当将输入所述第二高速串行接口电路的所述数据信息供给所述RAM时，在响应通过所述控制信息的切换指令完成与所述第二 帧同步信号同步的1帧的所述数据信息的写入之后，所述控制电路与 所述第一帧同步信号同步开始将输入所述第一高速串行接口电路的所 述数据信息写入所述RAM中。
全文摘要
提供一种可有助于提高具有包含RAM和显示驱动器电路的半导体集成电路装置的系统的可靠性和高性能的显示数据的输入接口技术。该半导体集成电路装置包括具有一个差动串行数据信道的第一高速串行接口电路和具有多个差动串行数据信道的第二高速串行接口电路，第一高速串行接口电路对控制信息执行与外面的接口，并且控制电路基于控制信息执行内部操作。两个高速串行接口电路共享RAM用于显示数据信息的存储。根据被输入到第一高速串行接口电路的控制信息通过控制电路确定是通过使用第一高速串行接口电路还是第二高速串行接口电路接收要被供给到RAM的数据信息。
文档编号G06F3/14GK101246677SQ20081000586
公开日2008年8月20日 申请日期2008年2月15日 优先权日2007年2月16日
发明者园山浩史, 宫田修作 申请人:株式会社瑞萨科技