记载的内存数据读取系统及其方法

专利名称：记载的内存数据读取系统及其方法
技术领域：
本发明涉及的是一种内存处理装置，特别涉及的是一种记忆控制系统与内 存数据读取方法。
背景技术：
一般的微处理器(Micro-processor， MCU)并没有内建只读存储器(Read-Only Memory, ROM),且以往均通过并列总线(Parallel BUS)的方式来对外接的只读 存储器(例如闪存(Flash memory))存取程序代码(ROM Code)。而由于目前的设计 是将微处理器与缩放控制器(Scaler)整合在同 一 芯片(Chip)内，因此为了节省微处 理器的针脚(Pin)，则改为采用串行总线(Serial BUS)的方式来对只读存储器存取 程序代码。在串行总线的架构下，微处理器读取只读存储器的程序代码时，仅 能在一个基频(Base band)的频率周期(Clock)内读取到一位(Bit)的数据，所以微处 理器的处理速度会大幅降低。举例而言，如图l所示，所述的图是显示一两周期(2T)微处理器以串行方式 传输运作时的波形图。在图中，标号MCUclk为微处理器运作的频率周期；标 号xclk为系统基频的频率周期。 一般2T微处理器是在MCUclk的第 一周期TO 时，至只读存储器中撷取(Fetch)—字节(byte)大小的数据(data),但每次撷取八位 的所述的数据时，均需事先花费时间译码八位(bit)的指令码(command)、与二十 四位的地址码(address);而在MCUclk第二周期Tl时，2T微处理器执行所述的 数据(程序代码)。由所述的图可知，2T微处理器在撷取与执行程序代码时，分 别需要四十个基频频率周期xclk才可完成动作，也即2T微处理器共需要八十个 基频频率周期xclk才可读完一个字节的数据。 一般微处理器的一个指令需要一 到四个字节的数据，以两个字节数据的指令为例2T微处理器在执行此指令时， 共需要四个MCUclk-即一百六十个频率周期xclk才可完成运作。因此，在串 行传输的架构下，各种微处理器(2T、 6T、 8TMCU.,.)执行一个指令的时间将会 大量地拉长，使整体系统执行程序的速度受到限制。针对上述问题，本发明的目的之一在提供能提高微处理器读取串行内存的 速度的一种内存控制系统与 一种内存数据读取方法。本发明的 一 实施例提供了 一种内存控制系统。所述的内存控制是包含有一 微处理器、 一串行储存装置、 一第一緩沖器、 一第二緩冲器、 一内存控制单元、 以及一多任务器。所述的微处理器用以输出复数个地址，且所述的这些地址至 少包含一第一地址与一第二地址或一第三地址。串行储存装置是用以储存对应 所述的这些地址的数据。而第一緩冲器用以暂存一第一数据或一第三数据。第 二緩冲器则用以暂存一第二数据。内存控制单元接收第一地址，根据第一地址至储存装置读取对应第一地址的第一数据；以及接收第二地址，根据第二地址 至储存装置读取对应第二地址的第二数据；或接收第三地址，根据第三地址至 储存装置读取对应第三地址的第三数据。其中，当所述的第一、第二緩冲器均 存有数据时，内存控制单元将产生一选择信号。而多任务器接收第一数据与第 二数据或第三数据，并根据选择信号决定如何输出第一数据、第二数据、或第 三数据至微处理器。须注意者，在所述的微处理器的起始状态刚开始读取储存 装置的数据时，内存控制单元将提供至少一假指令延迟微处理器一第三期间， 直到所述的第一緩冲器存有所述的第一数据、以及所述的第二緩冲器存有所述 的第二数据为止；而当第一第地址与第二地址是连续排列时，多任务器根据选 择信号在一第一期间输出第一数据、以及在一第二期间输出第二数据；以及当 第一地址与第二地址是不连续排列时，所述的内存控制单元将提供至少一假指 令延迟微处理器一第三期间，直到第一緩冲器存有第三数据、以及第二緩冲器 存有第二数据为止。再者，本发明的一实施例提供了一种内存数据读取方法。所述的方法包含 下列步骤首先，接收一第一地址与一第二地址与一第三地址。接着，判断第 一地址与第二地址是否连续排列，当第一地址与第二地址连续排列时，至内存 读取并暂存对应第 一地址与第二地址的第 一数据与第二数据，且依序输出第一 数据与第二数据给微处理器；而当第一地址与第二地址不连续排列时，提供一 假指令延迟微处理器一预设时间，且在所述的预设时间内至内存读取并暂存对 应第二地址与第三地址的第二数据与第三数据，并依序输出第二数据与第三数 据给微处理器。本发明的内存控制系统与内存数据读取方法是利用大部分的时间微处理器是读取串行内存的连续地址数据的特性，通过预先读取并暂存微处理器要求读 取的数据，来达成加速内存读取效率的功效。


图1显示一种现有两周期(2T)微处理器以串行方式传输运作时的波形图； 图2显示本发明 一 实施例的 一种内存控制系统的示意图； 图3显示本发明一实施例的微处理器的频率周期与系统基频的频率周期的 波形，以及在连续存取模式下内存控制系统各装置运作状态的示意图；图4A与图4B显示本发明内存控制系统的特殊读取模式的一实施例的示意图；图5A、图5B、与图5C是显示本发明内存控制系统的特殊读取模式的另一 实施例的示意图；图6A、图6B、与图6C是显示本发明内存控制系统的特殊读取模式的另一实施例的示意图；图7显示本发明一实施例的内存数据读取方法的流程图。附图标记说明20-内存控制系统；21-微处理器；22-串行储存装置；23-内存控制装置；MUX-多任务器；Bufl、 Buf2-緩冲器；231-内存控制单元；P/S、 S/P-转换单元。
具体实施方式
以下参考图式详细说明本发明内存控制系统与内存数据读取方法。图2是显示本发明一实施例的一种内存控制系统20的示意图。所述的内存 控制系统20包含有一微处理器21、 一串行(serial)储存装置22、 一内存控制装置 23、以及一多任务器MUX。所述的微处理器21可为目前的两周期2T、四周期4T、六周期6T…、或未 来发展的各种微处理器控制单元(Microprocessor control unit, MCU)或各种微处 理器(Microprocessorunit, MPU)。微处理器21是用以根据其运算的需求，产生 一至少包含一地址信息的读取信号Rs。当然，所述的读取信号Rs也可包含其它 信息，如指令(command)等。串行储存装置22用以储存对应微处理器要求读取的地址的数据(程序代码 (ROM code)),其运作时是采用系统的基频频率xclk,且其可为一串行只读存储器，例如串行快闪只读存储器，或也可为目前或未来发展的其它串行内存。
内存控制装置(memory master)23是采用系统的基频频率xclk来运作。所述 的内存控制装置23用以根据微处理器21的不同时间的读取信号Rs提供的复数 个地址，至储存装置22中读取对应所述的这些地址的数据。而内存控制装置23 包含有一第一緩冲器Bufl、 一第二緩冲器Buf2、 一内存控制单元231、 一并列 (parallel)至串行(serial)转换单元P/S、以及一串行至并列转换单元S/P。所述的 第一緩冲器Bufl与第二緩冲器Buf2均是用以暂存对应上述地址的数据(程序代 码)。并列至串行转换单元P/S是用以将自微处理器21并列输入的信号转换为串 行输出的信号。且串行至并列转换单元S/P是用以将由储存装置22中串行输入 的数据转换为并列输出数据，以送至緩冲器Bufl、或Buf2。须注意，在緩冲器 Bufl与緩冲器Buf2中均存有程序代码时，内存控制单元231将产生一选择信号 Sl。
再者，多任务器MUX是用以接收两个緩冲器Bufl 、或Buf2中的数据，且 根据选择信号Sl来决定如何输出所述的这些数据至微处理器21。
须注意的是，当微处理器21依序要求读取的第一地址与第二地址、与后续 的第三、四…地址是连续排列(例如，第二地址等于第一地址加l)时，则内存控 制单元231与串行储存装置22进入连续存取模式(continuous read mode),即内 存控制单元231将利用选择信号S1控制多任务器MUX交互(轮流)输出储存在緩 冲器Bufl与Buf2中对应所述的这些地址的数据。而当微处理器21依序要求读 取的第一地址与第二地址不连续排列(例如，第二地址等于第一地址加n(n为正 整数，11>1))时，则内存控制单元231与串行储存装置22进入特殊读取模式，所 述的特殊读取模式是指微处理器21在改变其读取储存装置22地址顺序的处理 模式，例如在执行跳跃JMP、中断INT、移动MOVC等指令时的处理。
另外，在图2中标示的标号DI是指由内存控制单元231输入至储存装置22 的指令、地址等数据；标号DO是指由储存装置22输出至S/P转换单元的程序 代码数据；而标号CS是指当同时有复数个储存装置22存在时，内存控制单元 231用来选择使用哪一储存装置22的驱动信号。
以下详细说明本发明 一实施例的内存控制系统20在连续读取模式下的运作 方式。
图3是显示本发明一实施例的微处理器21的频率周期与系统基频的频率周 期的波形、以及在连续存取模式下内存控制系统20各装置运作状态的示意图。在图中，标号MCUclk为微处理器21运作的频率周期；标号xclk为系统基频的 频率周期。须注意，由于串行的储存装置在数据传输时，处理一位(bit)的时间为 一个xclk,且在本实施例中，是假设微处理器21为一两周期(2T)微处理器。因 此，处理器21完成撷取与执行一字节(byte)大小的数据所需的时间为两个 MCUclk的频率周期T0+T1=2T，即八个xclk。所以，微处理器21的执行速度 为xclk/4。
请参考图2、图3，且在此假设微处理器21需要读取储存装置22中的连续 地址0、 1、 2...对应的数据DATAO、 DATA1、 DATA2…；当然，孩克处理器21所 读取的连续地址并不局限于上述范例。另外，为简化说明，在此不详述P/S转 换单元与S/P转换单元的转换细节。
首先时间t0时，微处理器21输出一读取地址0的读取信号Rs给内存控制 单元231，要求撷取储存装置22中地址0对应的数据DATAO。而在目前的架构 下，微处理器21第一次读取数据时，储存装置22必须先花费八个xclk来译码 读取信号Rs中八位(lbyte)的指令(command)(时间t0 tl)、以及耗费二十四个xclk (时间tl t4)来译码读取信号Rs二十四位(3byte)的地址信息；接着，储存装置22 必须在时间t4 t5时，读取地址0的数据DATA0、并通过S/P转换单元将数据 DATA0送至第一緩冲器Bufl;之后，储存装置22在时间t5 t6时，再读取地址 1的数据DATA1、并通过S/P转换单元将数据DATA1送至第二緩沖器Buf2。因 此，储存装置22在准备好数据DATA1给微处理器22的前，共须花费t0 t6的 时间来完成上述数据准备动作。整个准备DATAO与DATA1的时间共需耗费四 十八个xclk,即占据48/8=6字节的处理时间。
本发明 一实施例的内存控制系统20为了加快整体系统的处理速度、同时保 持微处理器21的速度与储存装置22同步，则在数据DATA1尚未准备好时，内 存控制装置22会发出消耗六字节(byte)的假指令给微处理器21,来延迟微处理 器21接收数据的时间。如图3所示，时间t0 t6之间，且数据DATA0与DATA1 尚未准备好时，内存控制单元231共会发出三个短跳跃指令SJMP-2给微处理器 21,以使微处理器21发出的地址重复退回0，直到起始的数据DATA0与DATA1 准备好才停止。其中短跳跃指令SJMP占一字节、且使微处理器21的地址计数 器(counter)后退两步的-2指令占一字节，因此三个SJMP-2共消耗6byte的处理 时间。
而内存控制系统20配合假指令的运作方式详细说明如下请参考图2、图3，时间tO tl:内存控制单元231发出第一个假指令SJMP-2 给微处理器21，此时储存装置22译码读取信号Rs的指令，而微处理器21的计 数器(未图标)的地址为0。
时间tl t2:微处理器21处理第一个-2指令，且自动将其计数器的地址由0 加至1 ，而储存装置22译码读取信号Rs的地址信息。
时间t2 t3:内存控制单元231发出第二个假指令SJMP-2给微处理器21 。 而微处理器21的计数器自动将地址加至2，但同时微处理器22也根据第一个-2 指令将计数器的地址2减2，得到地址0。此时，储存装置22继续译码读取信 号Rs的地址信息。
时间t3 t4:微处理器21处理第二个-2指令，且自动将其计数器的地址由0 加至1，同时储存装置22继续译码读取信号Rs的地址信息。
时间t4 t5:内存控制单元231发出第三个假指令SJMP-2给微处理器21。 而微处理器21的计数器自动将地址加至2，同时微处理器22也会根据第二个-2 指令将计数器的地址2减2,得到地址0。此时，储存装置22已译码完成读取 信号Rs的地址信息，根据读取信号Rs的地址0读取数据DATAO、并将所述的 数据通过S/P转换单元传输至緩冲器Bufl。
时间t5 t6:微处理器21处理第三个指令-2,且自动将其计数器的地址由0 加至1,同时储存装置22根据读取信号Rs的地址l(即微处理器21的计数器的 地址1)，读取数据DATA1、并将所述的数据通过S/P转换单元传输至緩冲器 Buf2。此时数据已准备完成，且多任务器MUX同时接收到数据DATA0与 DATA1。
接着，时间t6 t7:由于緩冲器Bufl、 Buf2中均存有数据，因此内存控制单 元231便产生选择信号S1给多任务器MUX。多任务器MUX根据选择信号Sl, 在緩沖器Bufl中输出对应地址0的数据DATAO给微处理器21。同时，内存控 制单元231继续读取储存装置22下一地址2的数据DATA2，并输出至緩冲器 Buf 1 。因此，緩冲器Buf 1存有DATA2 、 Buf2存有中存有DATA 1 。
时间t7 t8:此时緩冲器Buf 1 、 Buf2中均存有数据，因此内存控制单元231 便产生选择信号Sl给多任务器MUX。多任务器MUX根据选择信号Sl,在緩冲 器Buf2中输出对应地址1的数据DATA1给微处理器21。同时，内存控制单元 231继续读取储存装置22下一地址3的数据DATA3,并输出至緩冲器Buf2。此 时，緩冲器Bufl存有DATA2、 Buf2存有中存有DATA3。时间t8 t9:此时緩冲器Buf 1 、 Buf2中均存有数据，因此内存控制单元231 便产生选择信号Sl给多任务器MUX。多任务器MUX根据选择信号Sl，在緩沖 器Bufl中输出对应地址2的数据DATA2给微处理器21。同时，内存控制单元 231继续读取储存装置22下一地址4的数据DATA4，并输出至緩沖器Bufl。因 此，纟爰冲器Bufl存有DATA4、 Buf2存有中存有DATA3。而的后的运作方式均 与时间t8 t9相似，依此类推。
依此方式，在连续读取模式下，利用緩沖器Bufl、 Buf2的交互运作，则可 加速储存装置22供给微处理器21数据的速度。而处理的时间拉长后，整个系 统的处理速度可达到趋近在xclk/4,则可解决现有技术整体系统处理速度緩慢的 问题。
须注意的是，若微处理器21完全保持在读取连续地址数据的模式，则本发 明的内存控制系统20的处理速度会非常快、达到上述趋近在xclk/4的速度。但 是，实际应用上，微处理器21仍会有读取不连续地址数据的特殊状况，在此将 所述的这些特殊状况归类为上述微处理器21的特殊处理模式。而为了解决所述 的这些特殊状况可能导致储存装置22与微处理器21不同步的问题，以下将提 供三种范例来说明，详述本发明一实施例的内存控制系统20在特殊读取模式下 的运作方式。当然，实际应用时并不局限于下列三个范例，熟悉本领域的技术 者应能理解，其它不连续地址数据的读取状况，均可根据本发明的技术稍作修 改来解决，所述的这些解决方式也应包含在本发明的申请专利范围内。
图4A与图4B是显示本发明内存控制系统20的特殊读取模式的一实施例。 如图4A所示，假设微处理器21读取连续地址(...26、 27、 28)的数据一段时间后， 需要改为读取地址9、 10、 ll...的数据，则其在时间t35微处理器21发出一包 含跳跃指令JMP与读取地址9的读取信号Rs给内存控制单元231，要求将读取 的地址由地址28改为不连续的地址9，则此时内存控制单元231与储存装置22 进入特殊读取模式。如第4B图所示，在此特殊读取模式下，为了让微处理器 21能够正常运作而不中断，在时间t35 t41之间，内存控制单元231共会发出三 个短跳跃指令SJMP-2给微处理器21，以使微处理器21发出的地址重复9与10， 一直到分别对应地址9与10的数据DATA9与DATA10的资料准备好。此段时 间t35 t41将延迟微处理器21六字节的处理时间，而使储存装置22能够先准备 好数据，以在时间t41 t42、 t42 t43、 t43 t44分别输出微处理器21要求的地址 9、 10、 11的数据DATA9、 DATAIO、 DATAll。因此，微处理器21可在读取不连续地址的数据时，仍能够与储存装置22同步。
图5A、图5B、与图5C是显示本发明内存控制系统20的特殊读取模式的 另 一实施例。如图5A所示，假设微处理器21执行跳跃指令JMP欲跳至地址30, 而在执行指令JMP的期间，又因为其它装置的需求使微处理器21发出中断指令 INT而欲读取地址3、 4对应的数据，此时内存控制单元231与储存装置22也 进入特殊读取模式。
如图5B、图5C所示，在此特殊读取模式下，在时间t45时，内存控制单元 231接收到微处理器21发出包含短跳跃指令JMP与地址30的读取信号Rs，并 根据此读取信号RS来发出假指令SJMP-2给微处理器21，以延迟微处理器21 的速度，使储存装置22能够有足够的时间读取地址30、 31的数据。然而，在 跳跃指令的处理期间t45 t49,微处理器21发出中断指令INT，要求优先读取地 址3、 4的数据。因此，内存控制单元231便根据指令INT，在时间t49 t55发 出共三个假指令SJMP-2来延迟微处理器21的速度，使储存装置22准备好地址 3、 4对应的数据。因此，在时间t55 t56、 t56 t57时，储存装置22才可与微处 理器21同步而分别输出数据DATA3与DATA4。的后，在时间t57时，孩史处理 器21会自动回去继续读取地址30的数据。因此，内存控制单元231在时间 t57 t63期间，同样发出三个假指令SJMP-2,以令储存装置22准备好地址30、 31的数据，而使储存装置21在时间t63 t64、 t64 t65、 t65 t66、 t66 t67,可以 同步输出对应地址30、 31、 32、 33的数据给微处理器21。
图6A、图6B、与图6C是显示本发明内存控制系统20的特殊读取模式的 另 一实施例。如图6A所示，假设微处理器21执行跳跃指令JMP跳至地址70, 而在读取到地址70、 71的数据时，因为某些需求使微处理器21发出移动指令 MOVC而欲读取外挂内存中地址99的数据，此时内存控制单元231与储存装置 22也进入特殊读取模式。如图5B、图5C所示，在此特殊读取模式下，在时间 t76时，微处理器21发出移动指令MOVC欲读取外挂内存中地址99的数据， 此时微处理器21的计数器仍在地址72。同时(时间t76),内存控制单元231开 始发出假指令SJMP-2给微处理器21 ，以延迟微处理器21的时间。 一直到时间 t81 t82储存装置22读取到地址99的数据DATA99,并将DATA99输出至緩冲 器Buf2暂存。而在时间t82 83时，微处理器21会回去继续读取地址72的数据， 因此内存控制单元231会在时间t82 88持续发出假指令SJMP-2给微处理器21 ， 延迟微处理器21的时间。须注意，在时间t82 t88时，DATA99的数据不会被删除，緩冲器Buf2会一直暂存所述的数据；而在时间t86 87时，储存装置22 将读取地址72的数据DATA72并输出至緩沖器Bufl暂存；且在时间t87 88, 内存控制单元231将暂停储存装置22的频率xclk,使储存装置22在此时间点 停止读取或输出任何数据，而使緩冲器Buf2中的数据不被还动，仍为资料 DATA99。
之后，时间t88 t89时，由于緩冲器Bufl、 Buf2中均存有数据，因此内存 控制单元231便产生选择信号Sl给多任务器MUX。多任务器MUX根据选择信 号Sl输出地址72的数据DATA72给微处理器21,同时储存装置22读取下一地 址73的数据并输出至緩冲器Bufl。而下一时间t89 t90,因为MOVC指令的设 定，所以微处理器21读取地址变为99，而使多任务器MUX根据选择信号Sl, 由緩冲器BuG输出地址99的数据给微处理器21，并且储存装置22同时读取原 本地址73的下一地址74的数据DATA74,以暂存至緩冲器Buf2。接下来，时 间t90 t91、 t91 t92时，微处理器21便回到连续读取模式与储存装置22同步运 作，而使;微处理器21分别读取到数据DATA73与DATA74。
综上所述，即使在各种读取不连续地址的特殊读取模式下，本发明的内存 控制系统20仍可与储存装置22的运作保持同步。而由于一般微处理器的运作 大部分是在读取连续地址。因此，相较在现有技术，本发明的内存控制系统在 任何状态下均可使储存装置与微处理器的速度同步、并达成还快速读取程序代 码数据的功效。
再者，图7是显示本发明一实施例的内存数据读取方法的流程图。所述的 方法包含下列步骤 步骤S702:开始。
步骤S704:接收一第一地址与一第二地址与一第三地址。
步骤S706:判断第一地址与第二地址是否连续排列，若是，跳至步骤S708; 若否，跳至步骤S710。
步骤S708:至内存读取并暂存对应第一地址与第二地址的第一数据与第二 数据，且依序输出第一数据与第二数据给一微处理器。
步骤S710:提供一假指令延迟所述的微处理器一预设时间，且在所述的预 设时间内至所述的内存读取并暂存对应所述的第二地址与所述的第三地址的第 二数据与第三数据，并依序输出第二数据与第三数据给一微处理器。
步骤S712:结束。
2须注意者，上述内存可为一串行只读存储器、或一串行快闪只读存储器，
且上述数据可为只读存储器程序代码(ROM Code)。
以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非 限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可 对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。
权利要求
1.一种内存控制系统，其特征在于其包含有一微处理器，其输出复数个地址，所述的这些地址至少包含一第一地址与一第二地址或一第三地址；一储存装置，其储存对应所述的这些地址的数据；一第一缓冲器，其用以暂存一第一数据或一第三数据；一第二缓冲器，其用以暂存一第二数据；一内存控制单元，其接收所述的第一地址，根据所述的第一地址至所述的储存装置读取对应所述的第一地址的第一数据；以及接收所述的第二地址，根据所述的第二地址至所述的储存装置读取对应所述的第二地址的第二数据；或接收所述的第三地址，根据所述的第三地址至所述的储存装置读取对应所述的第三地址的第三数据；其中，当所述的第一、第二缓冲器中均存有任一所述的数据时，所述的内存控制单元产生一选择信号；以及一多任务器，其接收所述的第一数据与所述的第二数据或所述的第三数据，根据所述的选择信号输出所述的第一数据、第二数据、或所述的第三数据至所述的微处理器。
2. 根据权利要求1记载的内存控制系统，其特征在于所述的储存装置为 一串行只读存储器、或一串行快闪只读存储器。
3. 根据权利要求1记载的内存控制系统，其特征在于当所述的第一地址 与所述的第二地址是连续排列时，所述的多任务器根据所述的选择信号在第一 期间输出所述的第一数据、以及在第二期间输出所述的第二数据。
4. 根据权利要求1记载的内存控制系统，其特征在于在所述的微处理器 的起始状态开始读取所述的储存装置的数据时，所述的内存控制单元提供至少 一假指令延迟所述的微处理器一第三期间，直到所述的第一緩冲器存有所述的 第 一数据、以及所述的第二緩冲器存有所述的第二数据为止。
5. 根据权利要求1记载的内存控制系统，其特征在于当所述的第一地址 与所述的第二地址不连续排列时，所述的内存控制单元提供至少一假指令延迟 所述的微处理器一第三期间，直到所述的第一緩冲器存有所述的第三数据、以 及所述的第二緩冲器存有所述的第二数据为止。
6. 根据权利要求4记载的内存控制系统，其特征在于所述的储存装置利 用所述的第三期间译码所述的微处理器输出的指令码、地址码、以及读取所述 的第 一数据与所述的第二数据。
7. 根据权利要求5记载的内存控制系统，其特征在于所述的储存装置利 用所述的第三期间译码所述的微处理器输出的指令码、地址、以及读取所述的 第二数据与所述的第三数据。
8. 根据权利要求1记载的内存控制系统，其特征在于还包含一并列至串 行转换单元，是用以将并列输入的所述的这些地址转换为串行输出。
9. 根据权利要求1记载的内存控制系统，其特征在于还包含一串行至并 列转换单元，是用以将串行输入的所述的这些数据转换为并列输出。
10. 根据权利要求1记载的内存控制系统，其特征在于所述的数据为只读 存储器程序代码。
11. 一种内存数据读取方法，其特征在于其包含的步骤有 接收一 第 一地址与 一 第二地址与 一 第三地址；判断所述的第 一地址与所述的第二地址是否连续排列，当所述的第 一地址 与所述的第二地址连续排列时，至所述的内存读取并暂存对应所述的第一地址 与所述的第二地址的第 一数据与第二数据，且依序输出所述的第 一数据与所述 的第二数据给一微处理器；而当所迷的第 一地址与所述的第二地址不连续排列 时，提供一假指令延迟所述的微处理器一预设时间，且在所述的预设时间内至 所述的内存读取并暂存对应所述的第二地址与所述的第三地址的第二数据与第 三数据，并依序输出所述的第二数据与所述的第三数据给所述的微处理器。
12. 根据权利要求11记载的内存数据读取方法，其特征在于所述的内存 为一串行只读存储器、或一串行快闪只读存储器，且所述的数据为只读存储器 程序代码。
全文摘要
本发明为一种内存控制系统与内存数据读取方法。所述的内存控制系统包含有一微处理器、一串行储存装置、一第一缓冲器、一第二缓冲器、一内存控制单元、以及一多任务器。本发明的内存控制系统与内存数据读取方法是利用大部分的时间微处理器是读取串行内存的连续地址数据的特性，通过预先读取并暂存微处理器要求读取的数据，来达成加速内存读取速度的功效。
文档编号G06F9/38GK101251794SQ20081008274
公开日2008年8月27日 申请日期2008年3月5日 优先权日2008年3月5日
发明者炉启彰, 陈建洲 申请人:钰创科技股份有限公司