双向电平移位电路以及双向总线系统的制作方法

专利名称：双向电平移位电路以及双向总线系统的制作方法
技术领域：
本发明涉及能在多个设备间双向进行发送以及接收的通信的双向总 线系统，尤其涉及使用于I2C总线的双向总线系统的双向电平移位电路。
背景技术：
菲利普公司制定的I2C总线被使用于控制各种LSI (大规模集成电路) 的系统中。近年来，制定了通过高速的数字基带通信将数字电视或DVD (数字多用途光盘)设备之间连接的HDMI (High Definition Multimedia Interface)接口标准(非专利文献1)。按照HDMI接口标准，在发送侧 和接收侧交换显示信息的信号线即DDC (DisplayDate Channel)中采用电 源电压5V的I2C总线，在通信高速的图像以及声音数字数据的TMDS (Transition Minimized Differential Signaling)信号线中使用电源电压3.3V 的差动电流模式的信号线。因此，在搭载有HDMI接口的设备中，较多成为混载有3.3V电源的 LSI和5V电源的LSI的系统，需要将控制微机等输出的3.3V的DDC信 号向HDMI标准的5V用的DDC信号转换的双向电平移位电路的情况较 多。在此，通过使用菲利普公司制定的fC总线说明书版本2.1 (非专利文 献2)和日本特公表2004—506979 (专利文献1)中所记载的I2C的电平 移位电路，可连接3.3V系统的I2C总线和5V系统的I2C总线。在此，参照图6，对在非专利文献2中记载的双向电平移位电路的动 作进行说明。图6的双向电平移位电路中，通过3.3V的电源电压VDD1 动作的I2C总线611 (由串行数据线SDA1和串行时钟线SCL1构成)经 由在半导体装置69内包含的一对N型MOS晶体管68，与通过5V的电 源电压VDD2动作的I2C总线612(串行数据线SDA2和串行时钟线SCL2 构成)连接，该一对N型MOS晶体管68的各栅极端子与上述3.3V电源VDD1连接。此外，3.3V侧的I2C总线信号线611以及5V侧的I2C总线 信号线612分别经由上拉(pull up)电阻Rpl以及Rp2与3,3V电源VDDl 以及5V电源VDD2连接。在此，参照编号61是输入第1电压电平的第1 电源端子，62是以第1电压电平动作的第1信号端子，64是以第2电压 电平动作的第2信号端子。在此，首先说明从3.3V侧的fC总线611向5V侧fC总线612通信 时的动作。3.3V侧的信号为H (高)电平的逻辑值即3.3V时，各N型 MOS晶体管68的栅极一源极间电压Ves小于阈值电压，N型MOS晶体 管68处于截止状态。因此，5V侧的信号通过上拉电阻Rp2成为H电平 的逻辑值5V。反过来，在3.3V侧的信号为L (低)电平的逻辑值OV时， N型MOS晶体管68的栅极一源极间电压V(3s被施加阈值电压以上的电压， N型MOS晶体管68处于导通状态。因此，可将5V侧降低到L电平。接下来，说明从5V侧I2C总线612向3.3V侧的I2C总线611通信时 的动作。5V侧的信号为H电平的逻辑值即5V时，各N型MOS晶体管 68的栅极一源极间电压VM小于阈值电压，N型MOS晶体管68处于截止 状态。因此，3.3V侧的信号通过上拉电阻Rpl成为H电平的逻辑值3.3V。 反过来，在5V侧的信号为L电平的逻辑值0V时，N型MOS晶体管68的栅极一源极间电压Vc;s被施加阈值电压以上的电压，晶体管处于导通状态。因此，可将3.3V侧降低到L电平。由此，图6所示的非专利文献2中所记载的双向电平移位电路通过线 与(wired and)连接电源电压与3.3V侧的I2C总线不同的5V侧的I2C总 线，在其之间可进行双向通信。此外，作为该电路结构的优点，具有在同 时施加3.3V侧的电源VDDl和5V侧的电源VDD2的状态下，在各N型 MOS晶体管68的栅极一源极间Vcs以及栅极漏极间V(jp只施加小于两个 电源电压的差电压的电压的特征。因此，可降低所使用的N型MOS晶体 管68的栅极一源极间以及栅极一漏极间的耐压，即使3.3V和5V间的电 平移位电路也能由具有3.3V的栅极一源极间以及栅极漏极间耐压的N型 MOS晶体管构成。专利文献l:日本特公表2004 — 506979非专利文献1: HDMI版本1.3标准书非专利文献2: fC总线说明书版本2.1但是，在图6所示的非专利文献2中记载的现有的双向电平移位电路中，在3.3V侧的电源VDD1断电(power down)为0V时，持续施加5V 侧的电源的状态下，存在在N型MOS晶体管68的栅极一漏极间施加5V 的V⑨的问题。因此，在图6的现有的双向电平移位电路中，在施加5V 侧的电源的状态下，且3.3V侧的电源断电为0V的使用状态下，需要使用 栅极一源极间以及栅极一漏极间的耐压为5V以上的栅极氧化膜压的N型 MOS晶体管。另一方面，进行HDMI的TMDS信号那样的GHz级(order)的高速 动作的过程中，存在下述问题，即采用栅极长度小于110 130nm的非常 细微的CMOS，或者使用SiGe—HBT (Heterojunction Bipolar Transistor) 等的高频Bi—CMOS，很难将采用3.3V电源的超高速TMDS信号和采用 5V电源的DDC信号间的电平移位电路内置于一个半导体装置内。发明内容鉴于上述课题，本发明的目的在于提供一种，使用栅极/源极间以及栅 极/漏极的耐压为3.3V的栅极氧化膜压的N型MOS晶体管或者具有3.3V 耐压的双极结晶体管作为在3.3V的低压侧I2C总线和5V的高压侧I2C总 线之间连接的ON/OFF控制用晶体管，即使在3.3V侧的电源断电为0V时， 持续施加5V侧电源的状态下，也没有问题的I2C总线用的双向电平移位 电路。并且本发明的目的在于能够将采用3.3V电源的超高速的TMDS信 号和采用5V电源的DDC信号间的双向电平移位电路内置于一个半导体装 置内。为了实现上述目的，本发明相关的双向电平移位电路，使用于能在多 个设备间双向进行发送以及接收通信的总线系统中，具备在使用第1电压 电平来进行双向通信的第1信号线、和使用电压比第1电压电平高的第2 电压电平来进行双向通信的第2信号线之间连接的半导体装置，半导体装 置，具备在第1信号线和第2信号线之间连接的多个ON/OFF控制用晶体 管。上述多个ON/OFF控制用晶体管的至少一个的控制端子与输入上述第 1电压电平的第1电源端子连接，并且除此之外的上述多个ON/OFF控制用晶体管的至少一个的控制端子与上述第1电压电平和上述第2电压电平 之间的中间电压电平连接。在上述方式中，优选ON/OFF控制用晶体管的控制端子为场效应晶体 管的栅极端子或双极结晶体管的基极端子。根据本发明，在双向电平移位电路中，在第1电压电平和第2电压电 平上施加电压的状态下，例如向第1电压电平施加3.3V，向第2电压电平 施加5V的状态下，进行与图6的现有的电平移位电路相同的动作。另一 方面，即使在第1电压电平处于断电状态，第1电压电平为0V，第2电 压电平为5V的情况下，通过按照与第2电压电平连接的ON/OFF控制用 晶体管的控制端子成为第1电压电平和第2电压电平的中间电压的方式进 行连接，从而构成为在与上述第2电压电平连接的ON/OFF控制用晶体管 的控制端子和主电极端子之间不施加比第2电压电平低的电压，所使用的 ON/OFF控制用晶体管能够使用耐压低的晶体管。具体而言，在ON/OFF控制用晶体管由场效应晶体管的栅极端子或双 极结晶体管的基极端子构成时，场效应晶体管的栅极端子或双极结晶体管 的基极端子，按照处于第1电压电平和第2电压电平的中间电压的方式被 连接，在与上述第2电压电平连接的场效应晶体管的栅极端子的栅极一漏 极之间或双极结晶体管的基极一集电极之间不施加比第2电压低的电压。 因此，所使用的场效应晶体管或双极结晶体管能使用耐压低的晶体管。


图1为表示本发明的实施方式1相关的双向电平移位电路的电路结构 的图。图2为表示本发明的实施方式2相关的双向电平移位电路的电路结构 的图。图3为表示本发明的实施方式3相关的双向电平移位电路的电路结构的图。图4为具有三阱(triple well)构造的NMOS晶体管的剖面图。图5为具有三阱构造的NPN晶体管的剖面图。图6为表示现有的双向电平移位电路的电路结构的图。图中1—第l电源端子；2—以第1电压电平动作的第l信号端子；3—第2电源端子；4一以第2电压电平动作的第2信号端子；5、 6、 18—电阻；7 一电阻分压电路；8a、 8b、 9a、 9b—N型MOS晶体管；IO —半导体装置； lla、 llb —第l信号线；12a、 12b—第2信号线；15 —开关电路；16—N 型MOS晶体管；〗7—P型M0S晶体管。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。另外对各图中相同 的要素付与相同的符号，省略重复的说明。以下，采用图1 图5，对本 发明的实施方式进行说明。 (实施方式l)图1为表示在本发明的实施方式1相关的双向总线系统中使用的双向 电平移位电路的电路结构的图。如图1所示，本发明的实施方式l相关的 双向电平移位电路具备半导体装置10，该半导体装置10包括ON/OFF控 制用晶体管，该0N/0FF控制用晶体管连接在使用VDD1二3.3V的第1电 压电平的电源来进行双向通信的第1信号线对lla、 lib和使用VDD2 = 5V的第2电压电平的电源来进行双向通信的第2信号线对12a、12b之间， 能在连接于第1信号线对1 la、 1 lb侧的设备13和连接于第2信号线对12a、 12b的设备14之间双向进行收发通信。在此，参照编号1为输入第1电压电平的第1电源端子，2为以第1 电压电平动作的第1信号端子，3为第2电源端子，4为以第2电压电平 动作的第2信号端子。此外，第1信号线对lla、 lib分别为串行数据线 SDA1和串行时钟线SCL1 ，第2信号线对12a、 12b分别为串行数据线SDA2 和串行时钟线SCL2。构成双向电平移位电路的半导体装置10的电路结构，具备第1组N 型M0S晶体管8a、 8b以及第2组N型MOS晶体管9a、 9b，作为在第1 信号线对lla、 lib和第2信号线对12a、 12b之间连接的上述0N/0FF控 制用晶体管。即N型MOS晶体管8a和N型MOS晶体管9a,在信号线 lla和信号线12a之间被串联连接，N型MOS晶体管8b和N型MOS晶体管9b，在信号线llb和信号线12b之间被串联连接。进而，半导体装置的特征在于，具备在输入第1电压电平的第1电源端子和输入第2电压电 平的第2电源端子之间连接的偏压电路，由该偏压电路产生第1电压电平 和第2电压电平的中间电压电平。优选，偏压电路由在第1电源端子和第 2电源端子之间连接的电阻分压电路构成。具体地来说，电阻分压电路7 由在供给第1电压电平VDD1的第1电源端子1和供给第2电压电平VDD2 的第2电源端子3之间串联连接的第1以及第2分压电阻5和6构成。上述第1组N型MOS晶体管8a、 8b的各栅极端子G与供给的1电 压电平VDD1的第1电源端子1连接，栅极电压V(3,二VDD1，第2组N 型MOS晶体管9a、 9b的各栅极端子G与上述电阻分压电路7的电阻5 和6之间的中间点(Ml， M2)连接，按照电阻分压比，设栅极电压VG2 为第1以及第2电压电平VDDl和VDD2的中间电压电平Vc2二VMID(其 中，VDD1<VMID<VDD2)。例如，在电阻分压为1/2时，栅极电压为 VG2= (VDD1+VDD2) /2，在第1电压电平为3.3V，第2电压电平为5V 的情况下，在第1组N型MOS晶体管8a、 8b的栅极端子施加3.3V，在 第2组N型MOS晶体管9a、9b的栅极端子施加与电阻5和6的中间点对 应的3.3V和5V的中间电压即4.15V。此时，在第2信号线对12a、 12b 为0V时，在第2组N型MOS晶体管9a、 9b的各栅极一漏极间施加的 VCP=4.15V，成为在第1组N型MOS晶体管8a、 8b和第2组N型MOS 晶体管9a、 9b上施加的最大电压。另一方面，在例如第1电压电平VDD1被断电为0V，第2电压电平 VDD2为5V时，在第1组N型MOS晶体管8a、 8b的栅极端子施加0V， 在第2组N型MOS晶体管9a、 9b的栅极端子施加0V和5V的中间电压 即2.5V。此时，在第2信号线对12a、 12b为0V时，第2组N型MOS 晶体管9a、 9b的各栅极一漏极间施加VGD二2.5V，在第2信号线对12a、 12b为5V时，第2组N型MOS晶体管9a、9b的各栅极一漏极间施加VCD =—2.5V。因此，根据图1所示的本发明的实施方式1，在第1电压电平为3.3V、 第2电压电平为5V的情况下所要求的第1以及第2组的各N型MOS晶 体管的栅极一漏极间以及栅极一源极间的耐压为4.15V就足够了。另外，在此为了便于说明，设电阻分压为1/2，但通过改变电阻分压比能够降低 该栅极端子、即栅极一漏极间以及栅极一源极间施加的电压。(实施方式2)接下来，参照图2对本发明的实施方式2相关的双向电平移位电路进 行说明。图2为表示本发明的实施方式2相关的双向总线系统中使用的双 向电平移位电路的电路结构的图。图2中所示的实施方式2相关的双向电 平移位电路的特征在于，在图1的实施方式1的结构中，追加了与电阻分 压电路7的第1电阻5并联连接的开关电路15。在第1电源端子1以及第2电源端子3上分别施加第1电压电平VDD1 以及第2电压电平VDD2时，上述开关电路15，按照使开关15处于闭合 状态而使在第2组的N型MOS晶体管9a、9b的各栅极端子施加的栅极电 压Vg2与第1电压电平VDD1相等的方式控制，在第1电压电平VDD1 为0V时，该开关15处于打开状态来进行开关动作。由此，在第1电平 VDD1为0V时，构成为施加在第2组的N型MOS晶体管9a、 9b的各栅 极端子的栅极电压Vcj2切换为第1电压电平VDD1和第2电压电平VDD2 的中间的电压电平。由此，在例如第1电压电平VDD1为3.3V、第2电压电平为5V的情 况下，由于开关电路15闭合，因此对第l组N型MOS晶体管8a、 8b以 及第2的N型MOS晶体管9a、 ％的各栅极端子均施加VDD1=3.3V的 栅极电压。在这种情况下，在第2信号线对12a、 12b为0V时，施加在第 2组N型MOS晶体管9a、 9b的各栅极一漏极间的栅极一漏极间电压 二3.3V，成为施加在第1组N型MOS晶体管8a、8b以及第2组N型MOS 晶体管9a、 9b上的最大电压。另一方面，例如第1电压电平VDD1被断电为0V，第2电压电平VDD2 为5V时，开关电路15处于打开状态，第1组的N型MOS晶体管8a、 8b 的各栅极端子被施加VG1 = 0V的栅极电压，第2组N型MOS晶体管9a、 9b的各栅极端子被施加通过电阻分压而为0V和5V的中间的电压即Ve2 二2.5V的栅极电压。此时，第2信号线对12a、 12b为0V时，第2组N 型MOS晶体管9a、 9b的各栅极一漏极间被施加VGP=2.5V，第2信号线 对12a、 12b为5V时，第2组N型MOS晶体管9a、 9b的各栅极一漏极间被施加VcD二一2.5V。因此，根据图2所示的本发明的实施方式2，在第1电压电平为3.3V、 第2电压电平为5V时所要求的第1以及第2组的各N型MOS晶体管的 栅极一漏极间以及栅极一源极间的耐压，变为3.3V，而成为充分的耐压， 能比图1中所示的实施方式1进一步降低晶体管的耐压。 (实施方式3)接下来，参照图3对本发明的实施方式3相关的双向电平移位电路进 行说明。图3为表示本发明的实施方式3相关的双向总线系统中使用的双 向电平移位电路的电路结构的图。图3中所示的实施方式3相关的双向电 平移位中，表示图2所示的开关电平15的具体的电路结构。图3中所示 的开关电路的结构为具备N型MOS晶体管16以及P型MOS晶体管17。 在由第l以及第2电阻5和6构成的分压电路7的中点(Ml, M2)和第 1电源端子1之间，P型MOS晶体管17与电阻5并联连接，其栅极端子 与N型MOS晶体管16的漏极连接，并且经由电阻18也与分压电路7的 中点(Ml, M2)连接。此外，N型MOS晶体管16的栅极端子与第1电 源端子1连接，并且源极端子与接地(GND)电位连接。对上述结构的动作进行说明时，在第1电源端子1被施加电压3.3V 时，N型MOS晶体管16变为导通状态，因此P型MOS晶体管17的栅 极电压变为接地(GND)电位，对P型MOS晶体管17的栅极一源极间 电压Vas施加阈值电压以上的电压，P型MOS晶体管17变为导通状态。 另一方面，在第1电源端子为0V时，N型MOS晶体管16变为截止状态， 因此P型MOS晶体管17变为截止状态。由此，在上述图2所示的实施方 式2中追加的开关电路15，能够实现按照第1电源端子的电压电平进行开 关动作的具体的结构。另外，在图3所示的电路结构中，在第1电压电平VDD1为3.3V, 第2电压电平VDD2为5V时，在构成开关电路(15)的N型MOS晶体 管16以及P型MOS晶体管17的栅极一源极间或者栅极一漏极间不施加 3.3V以上的电压。因此，采用具有3.3V的耐压的MOS晶体管，即使将 3.3V电源断电为0V，也能实现不防碍第2电压电平的动作的双向电平移 位电路。接下来，在上述的实施方式1 3中，参照图4对第1以及第2组各N 型MOS晶体管具有三阱结构进行说明。图4为表示各N型MOS晶体管 的三阱构造的截面图。即上述ON/OFF控制用晶体管为连接在第1信号线 和第2信号间的场效应晶体管，该场效应晶体管为在P型基板101上形成 N型扩散层102，在N型扩散层中形成P阱扩散层103，在P阱扩散层上 形成的三阱构造的N沟道MOS晶体管。具体地来说，在图1 图3中，作为ON/OFF控制用晶体管搭载的第 1组N型MOS晶体管8a、 8b以及第2组N型MOS晶体管9a、 9b需要 具有各个背栅与各源极端子电连接的结构。因此，如图4所示，在P型基 板的半导体装置中，通过在N型MOS晶体管的P阱层103和P型基板101 之间设置深(N型)阱层102，从而P阱层103从P型基板101分离。在 上述结构中，在P阱层103内，在栅极电极的一部分和漏极电极正下方埋 设有第1N型扩散层104，在栅极电极的一部分和源极电极的正下方埋设 有第2N型扩散层105，在背栅电极的正下方埋设有P型扩散层106。此外， 具有在三阱电极正下方的深(N型)阱层102内埋设有第3N型扩散层107 的三阱构造的N型MOS晶体管。另外，在本实施方式1 3中，例示采用MOS晶体管作为第1以及第 2组各ON/OFF控制用晶体管的电路来进行说明，但本发明并不限于此， 例如图5所示的双极结晶体管(BJT)也能构成同样动作的双向电平移位 电路。作为这种双极结晶体管的截面结构，构成为下述NPN晶体管将P 型基板或P型扩散层501上的深(N型)阱层502内形成的N型扩散层 504作为集电极，将在P阱层503内形成的P型扩散层505作为基极，将 N型扩散层506作为发射极。 (产业上的利用可能性)如上所述，本发明在下述情况下有用，即从3V变换为5V的电源电 压电平的fC总线的双向电平移位电路，在尤其按照HDMI接口标准，如 在发送侧和接收侧双向通信显示信息的信号线即DDC (DisplayData Channel)那样，具有高速的接口的半导体装置中搭载有5V电平的I2C总 线双向电平移位电路时有用。
权利要求
1、一种双向电平移位电路，使用于能在多个设备间双向进行发送以及接收通信的总线系统中，具备半导体装置，该半导体装置连接在使用第1电压电平来进行双向通信的第1信号线、和使用电压比所述第1电压电平高的第2电压电平来进行双向通信的第2信号线之间，上述半导体装置，具备连接在上述第1信号线和上述第2信号线之间的多个ON/OFF控制用晶体管，上述多个ON/OFF控制用晶体管的至少一个的控制端子与输入上述第1电压电平的第1电源端子连接，并且除此之外的上述多个ON/OFF控制用晶体管的至少一个的控制端子与上述第1电压电平和上述第2电压电平之间的中间电压电平连接。
2、 根据权利要求l所述的双向电平移位电路，其特征在于， 上述ON/OFF控制用晶体管的控制端子为场效应晶体管的栅极端子或双极结晶体管的基极端子。
3、 根据权利要求1或2所述的双向电平移位电路，其特征在于， 上述半导体装置还具备在输入上述第1电压电平的第1电源端子和输入上述第2电压电平的第2电源端子之间连接的偏压电路，由该偏压电路 产生上述第1电压电平和上述第2电压电平的中间电压电平。
4、 根据权利要求3所述的双向电平移位电路，其特征在于， 上述偏压电路，由在上述第1电源端子和上述第2电源端子之间连接的电阻分压电路构成。
5、 根据权利要求4所述的双向电平移位电路，其特征在于， 上述偏压电路具备开关电路，该开关电路在上述第1电源端子以及上述第2电源端子上分别被施加电源电压时，将上述第1电压电平和上述第 2电压电平的中间的电压电平切换为上述第1电压电平。
6、 根据权利要求5所述的双向电平移位电路，其特征在于， 上述开关电路，由用于切换上述电阻分压电路的电阻分压的开关晶体管构成。
7、 根据权利要求6所述的双向电平移位电路，其特征在于，构成上述开关电路的上述开关晶体管的控制端子与上述第1电源端子 连接，基于输入到上述第1电源端子的第1电压电平控制上述开关电路的 切换动作。
8、 根据权利要求l所述的双向电平移位电路，其特征在于， 上述ON/OFF控制用晶体管为在上述第1信号线和上述第2信号线之间连接的场效应晶体管，该场效应晶体管是在P型基板上形成N型扩散层，在上述N型扩 散层中形成P阱扩散层，在上述P阱扩散层上形成的三阱构造的N沟道 MOS晶体管。
9、 根据权利要求l所述的双向电平移位电路，其特征在于， 上述ON/OFF控制用晶体管为在上述第1信号线和上述第2信号线之间连接的双极结晶体管，该双极结晶体管为将形成在P型基板或P型扩散层上的N型扩散层作 为集电极的NPN晶体管。
10、 一种总线系统，其在多个设备间能双向进行发送以及接收通信的 总线系统中，使用权利要求1所述的双向电平移位电路。
全文摘要
在以第1电压电平动作的I²C总线和以第2电压电平动作的I²C总线之间插入多个晶体管，将至少一个晶体管的主控制电极与第1电源端子连接，通过按照处于第1电压电平和第2电压电平的中间电平的方式连接至少一个晶体管的主控制电极，从而降低I²C总线的双向电平移位电路中对晶体管的耐压要求。从而能够在I²C总线的双向电平移位电路中采用源极·栅极/源极·漏极间的耐压低的MOS晶体管的结构。
文档编号G06F13/40GK101262221SQ20081008259
公开日2008年9月10日 申请日期2008年3月5日 优先权日2007年3月8日
发明者小林仁, 藤井圭一 申请人:松下电器产业株式会社