使用存储器来改变数据相位或频率的制作方法

专利名称：使用存储器来改变数据相位或频率的制作方法
技术领域：
本发明涉及可以用于将lt据从一个频率或相位转换为另 一频 率或相^f立的存^f诸系统。
背景技术：
在凄t据处理过程中，可以以不同的时钟频率4丸行不同的才喿作， 并且可能需要改变数据频率。例如，计算机显示在功能上变得越来 越多样化，并且可以以不同的频率对图像数据执行不同的功能。静 态随机存取存储器(SRAM)可以用于数据频率转换。可以使用单 端口 SRAM (SPSRAM)或双端口 SRAM (DPSRAM )。可以同时 对DPSRAM进行读取和写入，但是其面积是相同容量的SPSRAM 的两倍或更多倍。这是显著不利的，这是由于在电路板上可用的空 间有限，尤其是由于显示器尺寸已越来越大，从而需要更大的存储 器来存储图像数据。

发明内容
这个部分相无述了本发明的一些实施例的一些特;f正。其他特;〖正在 随后的部分中进行描述。本发明由所附权利要求限定。
本发明的一些实施例提供了一种具有简单配置和小尺寸的数 据处理设备，其可以使用简单的操作来改变数椐频率并具有大的数 据存储量。
因此， 一些实施例提供了一种数据处理设备，包括第一存储 器，包括第一输入/输出端口和第二输入/输出端口；第二存储器， 连接至第一存储器并包括第三输入/输出端口；以及控制器，用于控 制第 一和第二存储器执行以下操作(a)通过第 一输入/输出端口将 数据写入第一存储器；(b )通过第二输入/输出端口从第一存储器读 取数据；(c )通过第三输入/输出端口将从第一存储器读出的数据写 入第二存储器；以及(d)通过第三输入/输出端口从第二存储器读 取数据；其中，以第一频率执行操作(a)以及均以第二频率执行 操作(b)、 (c)、 (d)中的每一个操作，其中，(i )第一频率不同 于第二频率，或者(ii )第一频率等于第二频率，但是在操作(b)、 (c)和(d)中的每个操作中，数据的相位与操作(a)中的有所不 同。
在一些实施例中，第 一输入/输出端口包括用于接收用于使操作 (a)同步的时钟信号的第一时钟端，以及第二输入/输出端口包括 用于接收用于使操作(b)同步的时钟信号的第二时钟端，以及其 中，控制器将第一时钟信号施加至第一时钟端，并同时将第二时钟 信号施加至第二时钟端，第一和第二时钟信号的相位或频率不同， 并且控制器控制第一存储器以使操作(a)和(b)交迭。在一些实施例中，以写入第 一存储器的顺序从第 一存储器中来 顺序地读取凄t据。
在一些实施例中，第三输入/输出端口包括用于使操作(C )和 (d)同步的第三时钟端，并且控制器将第二时钟信号施加至第三
时4f端。
在一些实施例中，第一频率不同于第二频率。
在一些实施例中，第二频率为第一频率的n倍，其中，n为大 于1的整凄t。
在一些实施例中，以第二频率n次/人第一存^f诸器读取数据。
在一些实施例中，第一和第二时钟信号具有相同的频率，但是 相^f立不同。
一些实施例包括时钟发生器，用于产生具有不同频率的第一 和第二时钟信号。
在一些实施例中，第一存储器具有比第二存储器小的容量。
一些实施例提供了一种数据处理设备，包括第一存储器，包 括第一时钟端和第二时钟端；第二存储器，包括第三时钟端；以及 控制器，用于将第 一时钟信号提供给第 一时钟端以将数据写入第一 存储器，以及将第二时钟信号提供给第二时钟端以从第 一存储单元 读取数据，第二时钟信号不同于第一时钟信号，并且用于将第二时 钟信号提供给第二存储器，以将从第一存储器读出的数据写入第二 存储器以及从第二存储器读取数据。在一些实施例中，第一时钟信号和第二时钟信号净皮同时施加至 第一存储器，以同时对第一存储器进行写入和读取。
在一些实施例中，第一和第二时钟信号的频率不同。
在一些实施例中，第一和第二时钟信号的相位不同。
一些实施例提供了 一种用于控制数据处理设备的方法，数据处 理设备包括第 一存储器，第 一存储器包括第 一输入/输出端口和第二 输入/输出端口，该数据处理设备还包括第二存储器，第二存储器包
括第三输入/输出端口，该方法包括(a)通过第一输入/输出端口 将数据写入第一存储器；(b )通过第二输入/输出端口从第一存储器 读取数据；(c )通过第三输入/输出端口将从第一存储器读出的数据 写入第二存储器；以及(d)通过第三输入/输出端口从第二存储器 读取数据；其中，以相同的频率执行操作(b)、 (c)、 (d)。
在一些实施例中，以第一频率4丸行4喿作(a),并且才丸行才喿作(b)、 (c)、 (d)的频率是为第一频率的n倍的第二频率，其中，n为大 于1的整数，以及在操作(b)中，以第二频率n次从第一存储器 读取ft据。
在一些实施例中，以与操作(b)、 (c)、 (d)相同的频率执行 操作(a),所述频率是使操作(a)同步的第一时钟信号的频率，并 且也是使操作(b)、 (c)、 (d)同步的第二时钟信号的频率，第一 和第二时钟信号的相位不同。


图1是根据本发明的示例性实施例的存储系统的框图。
9图2是示出根据本发明的示例性实施例的存储系统的操作的一 纟且时序图。
图3是示出根据本发明的示例性实施例的存储系统的操作的一 组时序图。
图4是示出根据本发明的示例性实施例的存储系统的操作的流 程图。
图5是结合了根据本发明的示例性实施例的存储系统的时序控 制器的框图。
具体实施例方式
图1是根据本发明示例性实施例的数据处理设备的框图。图1 的数据处理设备是包括第一存储器100、第二存储器200、和控制 第一存储器100和第二存储器200的控制器300的存储系统。第一 存储器100和第二存储器200可以是易失性随机存取存储器 (RAM),即，可以以任意顺序对其存储单元(location)进行读取 和写入的存储器。具体地，第一存储器100和第二存储器200可以 是静态随机存取存储器(SRAM)，即，在供电时其存储单元可以持 续保持数据的存储器。
第一存储器100包括第一输入/输出端口 110和第二输入/输出 端口 120。第一1俞入/1#出端口 110包4舌第一时钟端111、第一地址 端112、第一数据输入端口 113、第一使能端口 114以及第一数据输 出端口 115。第二f餘入/输出端口 120包4舌第二时4中端121、第二;也 址端122、第二数据输入端口 123、第二使能端口 124以及第二数 据丰餘出端口 125。第一1俞入/1#出端口 110和第二1餘入/|命出端口 120 可以并^^f吏用以同时访问第一存4诸器100。第一时钟端111和第二时钟端121接收用于对读取和写入纟喿作 进4亍计时的相应的时4中信号CLK1和CLK2。时4M言号CLK1和 CLK2可以具有相同或不同的时钟频率。此外，时钟信号CLK1和 CLK2的相^f立或4展幅可以不同。
第一;也址端112和第二i也址端122 "l妄"丈指示关于第一存书者器 100的读取和写入i也址的相应的；也址4言息ADDRESS1 和 ADDRESS2。在一些实施例中，例如，第一存储器100包括64个 可寻址的存储单元，其中的每一个都可以存^f诸30位#:据，并且地 址ADDRESS1和ADDRESS2中的每一个都可以具有乂人1至64的 任何值。可以在由地址信息ADDRESS1和ADDRESS2指定的地址 处对ft据进4于读耳又和写入。
第一数据输入端口 113和第二数据输入端口 123可以接收被分 别示为DATAJN1和DATA一IN2的读取数据，以及第一数据输出端 口 115和第二数据输出端口 125可以提供被分别示为DATA—OUT1 和DATA—OUT2的写入数据。
第一使能端口 114和第二使能端口 124接收指定读取操作或写 入操作的相应的使能信号EN1和EN2。对于写入操作，相应的使 能信号EN1和EN2为低。当写入操作未进行时，相应的使能信号 EN1和EN2为高。在其他的实施例中，相应的〗吏能信号EN1和EN2 对于读取操作为低，而在读取操作未进行时为高。
第二存储器200连接至第一存储器100以存储从第一存储器 100读出的数据。第二存4诸器200包括第三输入/输出端口 210，其 包4舌第三时4中端211、第三;也址端212(用于i也址^言息ADDRESS3 )、 第三数据输入端口 213、第三使能端口 214 (用于〗吏能信号EN3) 以及第三婆t据输出端口 215。第二存^诸器200是只具有一个输入/丰命 出端口 210的单端口存储器，因此第二存储器200在任意给定时间只能执行一个读取或写入操作。因而，不能在同一时间对第二存储
器200进行读取和写入。相反，第一存储器IOO是双端口的。由于 单端口存储器具有比双端口存储器少的端口 ，所以单端口存储器具 有比相同容量的双端口存储器小的物理面积。在该实施例中，第二 存储器200存储通过了第一存储器100的数据，并且第二存储器200 可具有比第一存储器100大的容量。
控制器300将控制信号输出至第一存储器100和第二存储器 200的端口。这些控制信号包括时钟信号CLK1和CLK2、地址信 息ADDRESSl 、 ADDRESS2和ADDRESS3、以及4吏能4言号EN1 、 EN2和EN3。在由4吏能信号EN1、 EN2和EN3以及时钟信号CLK1 和CLK2指定的地址信息ADDRESSl 、 ADDRESS2、和ADDRESS3 表明的地址处进行数据的读取和写入。
控制器300可以控制第一存储器100以第一时钟频率接收数据 以及以第二时钟频率提供数据，从而可能改变数据频率。从第一存 储器100读出的数据被以第二时钟频率写入第二存储器200，然后 :故读出用于外部l吏用。
图2包括示出了根据本发明的一个实施例的存储系统的操作的 信号波形图(a)至(n)。曲线图(a)示出了被提供给第一存储器 100的第一时钟端111的第一时钟信号CLK1。曲线图(b)和(c) 示出了与第一时钟信号CLK1同时提供的地址信息ADDRESSl和 数据DATA-IN1。地址信息ADDRESSl包括地址A1、 A2、 ...、 A64
的序列。数据DATA-IN1包括将被存储到相应的地址Al、 A2.....
A64处的数据片D1、 D2.....D64。曲线图(d)示出了使能信号
EN1。根据本实施例，当使能信号EN1低时，将数据DATA-IN1写 入第一存储器100。第一存^f诸器100包4舌具有地址Al至A64的64个可寻址存4诸 单元。在所示的实例中，数据D1至D64可以被存储在相应的地址 Al至A64处。可以从地址Al开始再次存储后面的数据。
当将数据D31写入第一存储器100的第31个地址A31时，控 制器300与施加给第二时钟端121的第二时钟信号CLK2同步地将 地址信息ADDRESS2 (曲线图(f))施加给第二地址端122。如图 2所示，第二时钟信号CLK2的频率是第一时钟信号CLK1的频率 的两倍。
地址信息ADDRESS2顺序地指示64个地址Al至A64。在第 二时钟信号CLK2的两个连续周期中施加这些地址中的每一个。因 此，如曲线图(i)所示，存+者单元Al至A64中的每一个都^皮两次 读取到第二数据输出端125 (端DATA—OUT2 )。当数据被经由第一 输入/l命出端口 110写入并在第二输入/l命出端口 120处^皮读出，并 未4吏用第一凄史据1俞出端口 115和第二凄t据车lr入端口 123。曲线图(g) 示出了在第二数据输入端口 123上并未发生任何动作。此外，当将 数据读出第一存储器100,如曲线图(h)所示向第二输入/输出端 口 120的第二4吏能端口 124施力口了高^f言号。
当将数据写入第一存储器100的任何存l诸单元Al..... A64
时，在第一时钟信号CLK1的一个周期之后，可以将数据从这个存 储单元读出。
如果第二时钟频率(即，第二时钟信号CLK2的频率)是第一 时钟频率(第一时钟信号CLK1的频率)的n倍，则n次从第一存 储器100读取该数据，其中，n为某个整数。
从第 一存储器100读出的数据与具有第二时钟频率的第二时钟 信号CLK2 (曲线图(j))同步地-故写入到第二存储器200中(曲
13线图(1))。在该操作中，地址信息ADDRESS3在第二时钟信号CLK2 (曲线图(k))的两个周期期间提供相同的地址，并且同一数据 DATA-IN3被两次写入这个地址(曲线图(l))。
第二存^f诸器200包4舌2048个可寻址的存^f诸单元，并具有比第 一存储器100大的容量。从第一存储单元开始写入数据并且一直持 续到第2048个存^f诸单元，然后与同一第二时钟信号CLK2同步地 /人第二存^f诸器200读出该凄t据。在数据^皮读出时，地址信息 ADDRESS3在第二时钟信号CLK2的一个时钟周期中^是供每个地 址(曲线图(k))，因此，每个存储单元都被读取到第三数据输出 端DATA-OUT3 —次(曲线图(n ))。当数据被写入时，使能信号 EN3为低；以及当数据被读取时，使能信号EN3为高(曲线图(m))。
即使后续的数据正被写入第一存储器100，第二存储器200仍 可以^是供数据。数据以第一时钟频率与第一时钟信号CLK1同步地 被写入到图1的存储系统中，并且以第二时钟频率与第二时钟信号 CLK2同步地被读出。
图3包括示出了关于另一个示例性实施例的与图2相同信号的 信号波形图(a，)至(n，)。曲线图(a，)至(n，)示出了与图2中 的曲线图(a)至(n)相同的各信号，并且将不再进一步对这些信 号进行描述。在图3的实例中，第一和第二时钟信号CLK1、 CLK2 具有相同的频率(即，第一时钟频率等于第二时钟频率)。第一和 第二时钟信号CLK1、 CLK2还具有相同的幅值，但是它们的相位 不同。从而，图1的存储系统不仅能够改变数据频率，还能改变相 位，同时时钟信号CLK1和CLK2相对于彼此而4晉开。
图4是示出根据本发明一些实施例的图1的存储系统的操作的 流程图。根据图4，第一存储器(100)具有至少两个端口，第二存 储器(200)具有至少一个端口。这两个存储器将用于改变数据频率，但是还可以用于改变数据相位而不改变频率。第一存储器包括
第一输入/输出端口 110和第二输入/输出端口 120，以及第二存储器 200包^"第三$命入/丰俞出端口 210。
数据被以第一时钟频率连续写入第一存储器100中(步骤 S20 )。控制器300使所存储的数据能够以第二时钟频率从第一存储 器100 ^皮读取(步骤S30 )。具体地，控制器300同时地将第一时钟 信号CLK1提供给第一时钟端111、将第二时钟信号CLK2提供给 第二时钟端121、将地址信息ADDRESS1提供^合第一地址端112以 及将地址信息ADDRESS2提供给第二地址端122。因此，第一存储 器100同时执行读取和写入操作。当将任何数据存储到第 一存储器 100中时，可以在第一时钟4言号CLK1的一个周期之后将该lt才居读 出。控制器300将第二时钟信号CLK2提供至第二时钟端121以及 将地址信息ADDRESS2提供至第二地址端122， 乂人而实现了读取才喿 作。可以以回绕的连续方式将;也址序列Al至A64作为信息 ADDRESS1和ADDRESS2而重复提供给第一存储器100;在对应 地址处连续地对数据进行写入和读取。数据频率在数据通过第一存 <诸器100时祐J文变。
以第二时钟频率将从第一存储器100读出的数据写入第二存储 器200 (步骤S40 )。为了使第二存储器200能够以第二频率存储数 据，第二存储器200可能需要大于第一存储器100的容量。
然后，控制器300使第二存储器200以第二时钟频率提供数据 (步骤S50)。
如果第一和第二时4f CLK1、 CLK2具有相同的频率^旦不同的
相位，则操作类似。如上所述，在本发明的一些实施例中，〗吏用两个存^f诸器IOO和 200来改变ft据相位或频率。更具体地，通过具有小容量的第一存 储器100传送数据改变了相位或频率。同时，可以在具有大容量的 第二存储器200中存储大量的数据。因此，可以使用简单的电路来 存储大量数据。
图5是^^艮据本发明的示例性实施例的时序控制器400的框图。 时序控制器400可以用于液晶显示器或有机发光显示器中来处理从 外部源接收到的图像信号，以在显示面板上进行显示。时序控制器 400包括接收图像信号和各种控制信号的多个输入端口和输出这些 信号的多个输出端口。
如图5所示，时序控制器400包括LVDSRx端401，作为接 收图像信号的输入端口； RSDSTx端402，将各种信号输出至显示 面板；以及I/O端口 403，通过其从外部存储器500读取数据或将 数据写入外部存储器。此外，时序控制器400包括功能块411、 412 和413,并且可以包括用于进行数据緩冲的緩冲器450。功能块411、 412和413可以〗吏用相同或不同的时4f频率。
在将在LVDS Rx端401处4妄收到的数据纟是供至第 一功能块411 前，通过包括第 一存储器和第二存储器的第 一存储系统420传送数 据改变了数据频率。
时序控制器400还包括在第三功能块413和I/O端口 403之间 的第二存储系统440。数据频率通过第二存储系统440被改变。
第二存储系统440由控制器430控制。第二存储系统440使用 由时钟发生器460产生的第一时钟信号和第二时钟信号，其中，时 钟发生器可以是或也可以不是控制器430的部件。时钟发生器460可以4吏用锁相环(PLL)或以一些其他方式来产生所需频率的时钟 信号。
本发明并不限于图5所示的特定的时序控制器400。此外，本 发明不限于显示器，而是可应用于其中需要进行数据相位或频率的 转换的其他电路。 一些实施例具有如上所述的小尺寸和简单构造。
可以提供高可靠性和大的数据存储能力。在一些实施例中，制造成 本很低。
本发明不限于上述实施例，而是由所附权利要求限定。
权利要求
1. 一种数据处理设备，包括第一存储器，包括第一输入/输出端口和第二输入/输出端口；第二存储器，连接至所述第一存储器并包括第三输入/输出端口；以及控制器，用于控制所述第一存储和所述第二存储器执行以下操作(a)通过所述第一输入/输出端口将数据写入所述第一存储器；(b)通过所述第二输入/输出端口从所述第一存储器读取所述数据；(c)通过所述第三输入/输出端口将从所述第一存储器读出的所述数据写入所述第二存储器；以及(d)通过所述第三输入/输出端口从所述第二存储器读取所述数据；其中，以第一频率执行所述操作(a)，以及均以第二频率执行所述操作(b)、(c)、(d)中的每一个，其中，(i)所述第一频率不同于所述第二频率，或者(ii)所述第一频率等于所述第二频率，但是在所述操作(b)、(c)、(d)中的每个操作中，所述数据的相位与所述操作(a)中的有所不同。
2. 根据权利要求1所述的数据处理设备，其中，所述第一输入/ 输出端口包括用于接收用于使所述操作(a)同步的时钟信号 的第一时钟端，以及所述第二输入/输出端口包括用于接收用 于使所述^:作(b)同步的时钟信号的第二时钟端，以及其中， 所述控制器将第 一时钟信号施加至所述第 一时钟端，并同时将 第二时钟信号施加至所述第二时钟端，所述第一时钟信号和所 述第二时钟信号的相位或频率不同，并且所述控制器控制所述 第一存储器以使所述操作(a)和(b)交迭。
3. 根据权利要求2所述的数据处理设备，其中，以写入所述第一 存储器的顺序从所述第一存储器中顺序地读取所述数据。
4. 根据权利要求3所述的数据处理设备，其中，所述第三输入/ 输出端口包括用于使所述操作(c )和(d )同步的第三时钟端， 并且所述控制器将所述第二时钟信号施加至所述第三时钟端。
5. 根据权利要求1所述的数据处理设备，其中，所述第一频率不 同于所述第二频率。
6. 根据权利要求5所述的数据处理设备，其中，所述第二频率为 所述第一频率的n倍，其中，n为大于l的整凄t。
7. 根据权利要求6所述的数据处理设备，其中，以所述第二频率 从所述第一存储器读取所述数据n次。
8. 根据权利要求2所述的数据处理设备，其中，所述第一时钟信 号和所述第二时钟信号具有相同的频率，4旦是相位不同。
9. 根据权利要求2所述的数据处理设备，进一步包括时钟发生 器，用于产生具有不同频率的所述第一时钟信号和所述第二时 钟信号。
10. 根据权利要求1所述的数据处理设备，其中，所述第一存储器 具有比所述第二存储器小的容量。
11. 一种H据处理i殳备，包括第一存储器，包括第一时钟端和第二时钟端； 第二存储器，包括第三时钟端；以及控制器，用于将第一时钟信号提供至所述第一时钟端以将数据写入所述第一存储器，以及将第二时钟信号提供至所述 第二时钟端以从所述第一存储器读取数据，所述第二时钟信号不同于所述第一时钟信号，并且所述控制器用于将所述第二时 钟信号提供至所述第二存储器，以将从所述第一存储器读出的 所述数据写入所述第二存储器以及从所述第二存储器读取所 述数据。
12. 根据权利要求11所述的数据处理设备，其中，所述第一时钟 信号和所述第二时钟信号被同时施加至所述第一存储器，以同 时对所述第一存储器进行写入和读取。
13. 根据权利要求11所述的数据处理设备，其中，所述第一时钟 信号和所述第二时钟信号的频率不同。
14. 根据权利要求11所述的数据处理设备，其中，所述第一时钟 信号和所述第二时钟信号的相位不同。
15. —种用于控制数据处理设备的方法，所述数据处理设备包括第 一存储器，所述第一存储器包括第一输入/输出端口和第二输 入/输出端口，所述数据处理设备还包括第二存储器，所述第 二存储器包括第三输入/输出端口 ，所述方法包括(a )通过所述第 一输入/输出端口将数据写入所述第 一存储器；(b )通过所述第二输入/输出端口从所述第 一存储器读取 所述数据；(c )通过所述第三输入/输出端口将从所述第 一存储器读 出的所述数据写入所述第二存储器；以及(d )通过所述第三输入/输出端口从所述第二存^f诸器读取 所述数据；其中，以相同的频率执行所述操作(b)、 (c)、 (d)。
16. 根据权利要求15所述的方法，其中，以第一频率执行所述操 作(a),并且执行所述操作(b)、 (c)、 (d)的频率是为所述 第一频率的n倍的第二频率，其中，n为大于l的整数，以及 在所述操作(b)中，以所述第二频率从所述第一存储器读取 所述lt据n次。
17. 根据权利要求15所述的方法，其中，以与所述操作(b)、 (c)、(d)相同的频率执行所述操作(a),所述频率是使所述操作 (a)同步的第一时钟信号的频率，并且也是使所述操作(b)、 (c)、 (d)同步的第二时钟信号的频率，所述第一时钟信号和 所述第二时钟信号的相位不同。
全文摘要
一种数据处理设备包括第一存储器，包括第一输入/输出端口和第二输入/输出端口；第二存储器，连接至第一存储器并包括第三输入/输出端口；控制器，控制第一和第二存储器执行以下操作(a)通过第一输入/输出端口将数据写入第一存储器；(b)通过第二输入/输出端口从第一存储器读取数据；(c)通过第三输入/输出端口将从第一存储器读出的数据写入第二存储器；(d)通过第三输入/输出端口从第二存储器读取数据；以第一频率执行操作(a)，以第二频率执行每个操作(b)、(c)、(d)，其中，(i)第一频率不同于第二频率，或(ii)第一频率等于第二频率，但在每个操作(b)、(c)、(d)中，数据的相位与操作(a)中的不同。
文档编号G06F1/04GK101436085SQ200810085969
公开日2009年5月20日 申请日期2008年6月6日 优先权日2007年11月13日
发明者吕东铉, 安益贤, 崔湳坤, 朴宰亨, 金宇哲, 韩永洙 申请人:三星电子株式会社