专利名称：一种低功耗并行的小波变换的vlsi结构的制作方法
技术领域：
本发明涉及VLSI设计技术领域，在视频、图像编码标准中离散小波变换的的硬 件实现结构，特别涉及一种低功耗并行的小波变换的VLSI结构。
背景技术：
近年来，随着计算机与数字通信技术的迅速发展，特别是网络和多媒体技术的 兴起，图像编码与压縮技术受到了越来越多的关注。同时在通信带宽和存储容量的 限制下，对图像进行编码与压縮显得非常重要。小波变换具有良好的时频特性，克 服了传统DCT编码在低比特率时会产生方块效应的弊端，并可灵活的实现多种功能。 所以它在静态和动态图像压縮领域得到了广泛的应用，己经成为新一代静止图像压 縮标准JPEG2000的核心变换技术，而且有在未来的视频压縮标准中替代DCT变换 的趋势。但是其计算量大，难于满足实时处理的要求，所以小波变换的硬件实现结 构成为了国内外的研究热点。
早期，进行DWT计算时，应用最广泛的是Mallat算法，它采用滤波器组技术 降低了计算的复杂性。最近，很多采用提升算法的结构被提出来，整个小波滤波过 程被分解为几个提升步骤实现，和传统的基于滤波器组技术相比，计算的复杂度降 低了一半。根据性能评测，二维离散小波变换(2D-DWT)对外部存储器的访问消耗 了整个设计近80%的功耗，所以减少2-D DWT硬件实现时对外部存储器的访问变成 了一个关键问题。基于行缓存的VLSI结构，通过增加几个行缓存，有效地减少了对 外部存储器的访问，从而达到降低功耗的目的。但是，额外增加的行缓存增加了芯 片的面积和控制的复杂度。
发明内容
本发明的目的是，提出了一种基于提升算法的低功耗并行的小波变换的VLSI 结构，通过增加移位寄存器/延迟单元和数据流选择器，使结构中的主要计算部件时 分复用，可以同时处理两行数据，运算部件一直处于工作状态，硬件利用率提高到 100%，通过增加嵌入式边界对称扩展电路降低了运算量和片上需要的缓存，同时减 少了对外部存储器的访问，降低了整个设计的功耗，增加了面积的有效率。
为实现上述目的，本发明提出了一种基于提升算法的低功耗并行的小波变换的 VLSI结构，该结构在直接实现的小波变换的VLSI结构中，数据流的每个加法器前，串联两个并联的延迟单元/移位寄存器和一个数据流选择器；其作用是使主要的运算 单元分时复用，硬件的利用率达100%，性能得到大幅提高。
作为低功耗并行的小波变换的VLSI结构的改进还包括，在每组两个并联的延迟 单元/移位寄存器和一个数据流选择器的结构上并联一个嵌入式边界扩展电路；所述 的嵌入式边界扩展电路，是由一个边界数据扩展选择器和一个加法器串联构成；其 作用是降低了运算量和片上缓存的使用量，减少了对外部存储器的访问降低了整个 芯片的功耗。
本发明提出的一种基于提升算法的低功耗并行的小波变换的一维VLSI结构，该 结构在直接实现的一维小波变换的VLSI结构中，在数据流的每个加法器前，串联两
个并联的延迟单元/移位寄存器和一个数据流选择器。
作为低功耗并行的一维小波变换的VLSI结构的改进还包括，在每组两个并联的 延迟单元/移位寄存器和一个数据流选择器的结构上并联一个嵌入式边界扩展电路， 所述的嵌入式边界扩展电路，是由一个边界数据扩展选择器和一个加法器串联构成。
本发明提出的一种基于提升算法的低功耗并行的二维离散小波变换的VLSI结
构，所述结构包括
(1) 行处理器，是在直接实现的一维离散小波变换的VLSI结构中，在数据流
的每个加法器前，串联两个并联的延迟单元/移位寄存器和一个数据流选择器构成的；
(2) 列处理器，是在直接实现的一维离散小波变换的VLSI结构中，在数据流 的每个加法器前，对应于行处理器串联两个并联的移位寄存器/延迟单元和一个数据 流选择器构成的；
其作用使主要的运算单元分时复用，硬件的利用率达100%,性能得到大幅提高； 行、列处理器并行工作，行处理器输出的结果不需要经过中间缓存直接送到列处理 器的输入，当行处理器输入的第一组数据，经过行处理器的提升步骤输出小波系数 时，列处理器开始启动工作，即行列处理器在几个时钟周期内先后开始启动，并在 后面的处理过程中保持并行工作。
作为上述低功耗并行的二维离散小波变换的VLSI结构的改进，还包括在每组两
个并联的延迟单元/移位寄存器和一个数据流选择器的结构上并联一个嵌入式边界扩
展电路；所述的嵌入式边界扩展电路，是由一个边界数据扩展选择器和一个加法器 串联构成。
其作用是降低了片上缓存的使用量，减少了对外部存储器的访问降低了整个芯 片的功耗。本发明的优点在于，
1、 通过时分复用提升结构中的主要计算部件，可以同时处理两行数据，使运算 部件一直处于工作状态，硬件利用率提高到100%。
2、 采用嵌入式边界对称扩展电路，降低了运算量及片上需要的缓存，同时减少
了对外部存储器的访问，从而有效地降低了整个设计的功耗。
3、 该结构同时扫描输入两行数据，行列处理器并行变换，提高了数据吞吐率。
图l是现有技术的基于提升算法的(9/7)小波变换的VLSI结构。
图2是本发明的基于提升算法的(9/7)小波的一维离散变换的VLSI结构。
图3是本发明的小波变换中偶序列的对称边界扩展示意图。
图4是本发明的(9/7)小波嵌入式对称边界扩展算法示意图。
图5是本发明的(9/7)小波的二维离散变换的VLSI结构。
具体实施例方式
下面以(9/7)小波的实现为例，来介绍本发明的具体实施方式
。
如图1所示，提升算法直接实现时，进来的信号首先进行奇偶分裂，然后每一 组数(一个偶数序列数和一个奇数序列数)每间隔一个周期进入后面的提升实现步 骤。所以整个数据通路有将近一半的时间闲置，处理速度和效率都不高。
如图2所示，本发明提出的低功耗并行的一维离散小波变换的VLSI结构，在直 接实现的一维离散小波变换的VLSI结构中，在数据流的每个加法器前，串联两个并 联的延迟单元/移位寄存器和一个数据流选择器；selx信号每隔一个周期从两个数据 流通路中选择一个数据流通路进行运算，以实现同时输入的奇数行和偶数行数据的 分时处理。通过分时复用提升步骤中的主要运算单元，使数据通路一直处于工作状 态，有效地提高了处理速度、数据吞吐率及硬件使用率。
在实际的图像处如理中，为了在信号分解过程中保持数据量与原图像相同，需 要对边界进行特殊处理。对称延拓算法可以有效地克服压缩变换时的边界效应，所 以JPEG2000采用对称延拓算法作为小波变换的边界扩展方法。如图3所示，为信号 长度为偶数时的边界对称拓展。
为了减少在存储边界对称扩展数据时缓存的使用量，本发明提出了一种嵌入式 的边界扩展算法，如图4所示；在每组两个并列的延迟单元/移位寄存器和一个数据 流选择器的结构上并联一个嵌入式边界扩展电路，即可实现边界数据的对称扩展，如图2所示；Ext一enx信号是边界数据扩展选择器的控制信号。采用这种嵌入式边界 对称扩展电路，降低了运算量和片上缓存的使用量，减少了对外部存储器的访问， 从而降低了整个芯片的功耗。
本发明提出的基于提升算法的低功耗并行的二维离散小波变换的VLSI结构，所 述结构包括
(1) 行处理器，是在直接实现的一维离散小波变换的VLSI结构中，在数据流 的每个加法器前，串联两个并联的延迟单元/移位寄存器和一个数据流选择器构成的；
(2) 列处理器，是在直接实现的一维离散小波变换的VLSI结构中，在数据流 的每个加法器前，对应于行处理器串联两个并联的移位寄存器/延迟单元和一个数据 流选择器构成的；
其作用使主要的运算单元分时复用，硬件的利用率达100%，性能得到大幅提高；
行、列处理器并行工作，行处理器输出的结果不需要经过中间缓存直接送到列处理 器的输入，当行处理器输入的第一组数据，经过行处理器的提升步骤输出小波系数 时，列处理器开始启动工作，即行列处理器在几个时钟周期内先后开始启动，并在 后面的处理过程中保持并行工作。
作为上述低功耗并行的二维离散小波变换的VLSI结构的改进，还包括在每组两 个并列的延迟单元/移位寄存器和一个数据流选择器的结构上并联一个嵌入式边界扩 展电路；所述的嵌入式边界扩展电路，是由一个边界数据扩展选择器和一个加法器 串联构成。
其作用是降低了运算量和片上缓存的使用量，减少了对外部存储器的访问降低 了整个芯片的功耗。
在计算2-DDWT时，传统算法是在行方向计算完后再计算列方向。行列变换之 间的延迟较大，限制了整个系统的速度。按照本发明提出的结构，(9/7) 二维离散小 波变换的结构，如图5所示，其中行处理器就是本发明提出的一维离散小波变换的 结构，而列处理器在行处理器的基础上，将行处理器中的延迟单元(delay unit)用 一个行数据长度的移位寄存器替换得到。行列处理器并行工作，行处理器输出的结 果不需要经过中间缓存直接送到列处理器的输入，所以当行处理器输入的第一组数 据，经过行处理器的提升步骤输出小波系数时，列处理器开始启动工作，即行列处 理器在几个时钟周期内先后开始启动，并在后面的处理过程中保持并行工作。列处 理器的低频输出经过一个多路选择器，其中LL子带被送入一个(N2/4)大小的存储 器，进行下一级离散小波变换，而LH子带和列处理器高频输出的HL、 HH子带一 起进入下一阶段的数据转换过程(如小波系数的量化、编码等)。
权利要求
1、一种低功耗并行的小波变换的VLSI结构，其特征在于，在直接实现的小波变换的VLSI结构中，在数据流每个加法器前，串联两个并联的延迟单元和一个数据流选择器，或串联两个并联的移位寄存器和一个数据流选择器。
2、 根据权利要求1所述的小波变换的VLSI结构，其特征在于，所述的VLSI 结构为一维离散小波变换的VLSI结构，该VLSI结构中的奇数据流和偶数据流的每 个加法器前，串联两个并联的延迟单元和一个数据流选择器，或串联两个并联的移 位寄存器和一个数据流选择器。
3、 根据权利要求1所述的小波变换的VLSI结构，其特征在于，所述的VLSI 结构为二维离散小波变换的VLSI结构，包括一个VLSI结构行处理器， 一个VLSI 结构列处理器，所述行处理器，是在直接实现的一维离散小波变换的VLSI结构中，在奇数据流 和偶数据流的每个加法器前，串联两个并联的延迟单元/移位寄存器和一个数据流选 择器；所述列处理器，是在直接实现的一维离散小波变换的VLSI结构中，在奇数据流 和偶数据流的每个加法器前，对应于行处理器串联两个并联的移位寄存器/延迟单元 和一个数据流选择器。
4、 根据权利要求1 3任一项中所述的小波变换的VLSI结构，其特征在于，所 述的两个并联的延迟单元/移位寄存器和一个数据流选择器的结构上，并联一个嵌入 式边界扩展电路，用于减少在进入运算单元之前用于转载运算数据的储存器的大小。
5、 根据权利要求4所述的小波变换的VLSI结构，其特征在于，所述的嵌入式 边界扩展电路，是由一个边界数据扩展选择器和一个加法器串联构成。
全文摘要
本发明涉及一种低功耗并行的小波变换的VLSI结构，所述低功耗并行的小波变换的VLSI结构，通过在直接实现的离散小波变换的VLSI结构中，在数据流的每个加法器前，串联两个并联的延迟单元和一个数据流选择器，或串联两个并联的移位寄存器和一个数据流选择器；同时在每组两个并联的延迟单元/移位寄存器和一个数据流选择器的结构上并联一个嵌入式边界扩展电路。本发明可同时处理两行数据，使主要的运算部件分时复用，硬件利用率达100％，同时减少片上需要的缓存和对外部储存器的访问，有效减少了整个设计的功耗，硬件结构简单，易于VLSI实现。
文档编号G06T9/00GK101534439SQ20081010183
公开日2009年9月16日 申请日期2008年3月13日 优先权日2008年3月13日
发明者侯朝焕, 刘鸿瑾, 张铁军, 王东辉 申请人:中国科学院声学研究所