专利名称：一种开发系统仿真智能卡芯片ram随机性的方法
技术领域：
本发明涉及智能卡芯片的仿真领域，特别涉及到开发系统与智能卡芯片RAM—致 性的仿真领域。
背景技术：
目前智能卡开发系统通常都是由外部电源供电，而不是由读卡器供电，这样开发 系统不与读卡器连接时也可以进行开发和调试。但是，开发系统与读卡器连接时进行的开 发和调试就会存在以下问题当读卡器下电，开发系统RAM中的数据保持不变，但智能卡芯 片内RAM数据已经变为随机值，两者出现不一致的情况。如果程序依据从RAM中取到的数据 来运行，在开发系统和智能卡芯片中表现就会不同，甚至出现程序在开发系统中运行正常， 在智能卡芯片中运行出错的情况。为避免上述现象的发生，开发系统在读卡器下电时对RAM填充随机数，实现开发 系统与智能卡芯片的MM 一致性显得非常必要。
发明内容
本发明的目的是提供一种在开发系统中仿真智能卡芯片在上电时RAM随机性的 方法，通过读卡器下电时开发系统对内部的RAM填充随机数的方式来实现。解决了在智能 卡程序开发过程中，由于开发系统RAM与智能卡RAM的数据差异而引起的设计失误。本发明中的开发系统为智能卡硬件开发系统，其中的FPGA芯片经配置后可以实 现对智能卡芯片的仿真。开发系统带有一个扩展板，可以直接与读卡器相连，用于FPGA芯 片与读卡器的通讯，并检测读卡器的下电操作。FPGA芯片中实现一个随机数产生模块，在输入时钟的每个下降沿产生一个字节随 机数。FPGA芯片中还实现一个RAM模块，用于仿真智能卡芯片内部的RAM。当开发系统通过扩展板检测到读卡器下电操作，此时写使能信号有效，随机数产 生模块在输入时钟的下降沿产生一个字节随机数；在输入时钟信号的每个上升沿，将随机 数产生模块在同一时钟下降沿产生的随机数写入RAM，直到RAM整个空间填充完成。在每个 时钟周期可以对RAM填写一个字节的数据，对输入时钟信号进行倍频处理，提高时钟频率， 可以加速RAM的写操作过程。
图1向RAM写随机数的时序2向RAM写随机数的逻辑电路图
具体实施例方式下面结合附图对开发系统仿真智能卡芯片RAM随机性的方法进行详细说明。图2为向RAM写随机数的逻辑电路图，主要使用了 7个信号，分别介绍如下
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晶振时钟信号10 :由时钟电路产生的输入时钟信号。电源检测信号11 扩展板检测到读卡器下电产生的信号。低电平有效。输入时钟信号12 用于写RAM的时钟，同时提供给随机化模块产生随机数据。写使能信号13 检测到读卡器下电后，产生的用于写RAM的信号，保持足够长的时 间以保障整个RAM空间可以填写完成。此信号同时为随机数据模块产生随机数的使能信 号。低电平有效。RAM地址14 =RAM的地址输入信号，对给定的RAM地址空间填充随机数。随机数据15 随机数产生模块输出的随机数。RAM数据16 =RAM的输出数据信号，可以检测写入的数据是否写成功。对图2逻辑电路结构说明如下1.开发系统1包括主机2和扩展板5。主机2中时钟产生电路晶振6与FPGA芯片3内部的三个模块共同完成向RAM写 随机数的过程。控制模块7 根据电源检测信号11的状态，产生写使能信号13，将晶振时钟信号 10生成输入时钟信号12。产生的输入时钟信号12可以是晶振时钟信号10的倍频信号，以 加速RAM写入数据的过程。随机数据产生模块8 当写使能信号13有效时，在输入时钟信号12下降沿产生一 个字节随机数据15。RAM模块9 当写使能信号13有效时，在输入时钟信号12上升沿将随机数据15写 入RAM，同时RAM数据16输出刚写入的数据。2.扩展板5与读卡器4相连，检测读卡器下电，并产生电源检测信号11。图1为向RAM写随机数的时序图，时序说明如下1.写使能信号13在晶振时钟信号10的下降沿变化，当晶振时钟信号10的下降沿 时刻检测到电源检测信号11为低时，写使能信号13也变为低。2.输入时钟信号12在写使能信号13为低期间有效。在输入时钟信号12下降沿 产生随机数据15，同时RAM地址14递增，输入时钟信号12的下一个上升沿将随机数据15 写入RAM，RAM数据16同时输出刚写入的数据。3.监测RAM地址14，当RAM整个空间填写随机数完成后，写使能信号13变为高， 输入时钟信号12同时也变为高，随机数据产生模块、RAM模块停止工作，完成一次RAM写随 机数的过程。
权利要求
一种开发系统仿真智能卡芯片RAM随机性的方法，其特征在于开发系统检测到读卡器下电后，对开发系统内部的RAM填充随机数，在读卡器上电时，开发系统的RAM具有和智能卡芯片RAM相同的随机性，RAM填充随机数的步骤如下1)开发系统检测到读卡器下电后，产生输入时钟信号，同时写使能信号有效；2)在输入时钟信号的每个下降沿产生一个字节随机数，RAM地址同时递增，在输入时钟信号的每个上升沿将产生的随机数写入RAM；3)监测RAM地址，当整个RAM空间填充完成后，停止输入时钟信号，写使能信号无效，完成RAM填充操作。
2.根据权利要求1所述的一种开发系统仿真智能卡芯片RAM随机性的方法，其特征在 于开发系统中使用FPGA芯片来仿真智能卡芯片，用FPGA芯片实现随机数产生模块和RAM 模块，随机数产生模块用于产生随机数，RAM模块用于仿真智能卡芯片内部的RAM。
3.根据权利要求1所述的一种开发系统仿真智能卡芯片RAM随机性的方法，其特征在 于随机数产生模块每次产生一个字节的数据，RAM模块为8位的数据总线，随机数产生模块 和RAM模块共用同一个输入时钟信号，在一个时钟周期可以将8位的随机数写入RAM，同时 可以对此时钟进行倍频处理，加速RAM的写操作过程。
全文摘要
本发明公开了一种在开发系统中仿真智能卡芯片RAM在上电时随机性的方法，涉及到开发系统与智能卡芯片RAM一致性的仿真领域。开发系统中采用FPGA芯片仿真智能卡芯片，在FPGA芯片中实现了随机数产生模块和RAM模块。当开发系统检测到读卡器下电，随机数产生模块在输入时钟的下降沿产生一个字节随机数，在输入时钟的上升沿将该随机数写入RAM。在读卡器对开发系统再次上电时，开发系统的RAM数据为随机值，与智能卡芯片RAM在读卡器上电时的数据随机情况相同。本发明解决了开发系统与智能卡在下电后RAM数据存在的差异，避免了在使用开发系统时，因RAM数据差异而引起设计失误。
文档编号G06F9/45GK101944037SQ20091008870
公开日2011年1月12日 申请日期2009年7月6日 优先权日2009年7月6日
发明者周江瑜, 张洪波 申请人:北京中电华大电子设计有限责任公司