专利名称：一种基于ht总线的16个处理器的逻辑互连结构的制作方法
技术领域：
本发明涉及一种多处理器互连结构，尤其是一种基于HT总线的16个处理器的逻 辑互连结构，属于计算机体系结构领域。
背景技术：
随着微电子技术的发展，高性能微处理器的处理能力正在以飞快的速度发展着， 但是，单处理器的性能有限，如果仅仅依靠单个处理器的处理能力仍然很难满足日益增长 的应用需求，因此，多处理器互连系统为满足处理能力的提升提供了一种可行的方法。
在多处理器互连的系统中，处理器的速度已经不再成为影响系统性能的主要方 面，而处理器模块之间的通信却成为影响整个系统性能提升的瓶颈。因此，有必要对多处理 器的互连结构进行专门的研究，从而发掘系统潜力。 多处理器的互连结构主要有总线互连结构、环形互连结构和交叉开关互连结构 等。其中，总线互连结构的同步时钟频率受到很大的限制，提升空间有限；交叉开关互连结 构的开关矩阵实现的难度将随着数据通道的增多而快速增大。本发明提供的互连方法属于 环形互连，既能保持并行总线互连的优点，又能克服总线固有的缺陷，由于环形互连是一种 点对点连接，所以其物理参数容易控制。同时，本发明利用了 HT(HyperTransport)总线的 低延迟高带宽，从而实现了互连结构间数据的高速交换。
发明内容
—种基于HT总线的16个处理器的逻辑互连结构，由4个 SMP (SymmetricalMulti-Processing，对称多处理)结点构成，每个SMP结点由4个处理器 构成，所使用的处理器都具有2个HT总线控制器，每个HT总线控制器分成两个通道，每个 通道都包含一个输入和一个输出。 每一个SMP结点中的4个处理器排列成一个2 X 2的阵列，每个处理器的第一个HT 总线控制器，将相邻的两个处理器逻辑互连； 所述的4个SMP结点也排列成一个2X2的阵列，形成了一个4X4的处理器阵列，
相邻SMP结点间的处理器通过处理器的第二个HT总线控制器进行逻辑互连。 所述处理器逻辑互连，是通过HT总线控制器的其中一个通道进行互连，具体是将
处理器通道的输入和与之互连的处理器通道的输出相连，将处理器通道的输出和与之互连
的处理器通道的输入相连。 本发明的优点与积极效果在于 (1)由于采用了一种多处理器互连结构，提高了主板集成度，从而使系统计算能力 成倍增长； (2)由于在每4个SMP节点间采用HT总线互连，利用HT总线的低延迟高带宽，从 而实现SMP间数据的高速交换； (3)本发明提出的逻辑互连结构提供了多条数据路由，当其中某些路由出现故障
3时，系统以降低性能为代价继续运行，具有很高的可靠性。
图1是将两个处理器具体连接的结构的示意图； 图2是由4个处理器互连构成一个SMP结点结构示意图； 图3是由4个SMP结点互连构成的逻辑互连结构的示意图。
具体实施例方式
下面将结合附图和实施例对本发明作进一步的详细说明。 —种基于HT总线的16个处理器的逻辑互连结构，如图3所示，由4个SMP结点构 成，4个SMP结点排列成一个2X2的阵列，形成了一个4X4的处理器阵列。
每个SMP结点由4个具有2个HT总线控制器的处理器组成。 所使用的16个处理器都具有2个HT总线控制器；每个处理器具有HTO与HT1两 个总线控制器，每个HT总线控制器包括CHO与CHI两个通道，每个通道为16bits，并且每 个通道可以拆分成一个8bits的输入和一个8bits的输出。如图1中，R0是CH0通道的输 入，TO是CHO通道的输出；R1是CHI通道的输入，Tl是CHI通道的输出。
每个SMP结点中的4个处理器排列成一个2 X 2的阵列，如图3所示，处理器00的 通道CHI与处理器1的通道CHO互连；处理器01的通道CHI与处理器02的通道CHO互连； 处理器02的通道CHI与处理器03的通道CHO互连；处理器03的通道CHI与处理器00的 通道CHO互连。上述阵列中相邻处理器逻辑互连时，通道间互连，具体方案是处理器OO上 通道CHI的输入Rl与处理器01上通道CHO的输出TO互连；处理器00上通道CHI的输出 Tl与处理器01上通道CHO的输入RO互连，如图2所示。 如图4所示，处理器00、处理器01、处理器02与处理器03之间通过第一个HT总 线控制器HTO构成第一个SMP结点SMPO，处理器10、处理器11、处理器12与处理器13之 间通过第一个HT总线控制器HTO构成第二个SMP结点SMP1，处理器20、处理器21、处理器 22与处理器23之间通过第一个HT总线控制器HTO构成第三个SMP结点SMP2，处理器30、 处理器31、处理器32与处理器33之间通过第一个HT总线控制器HTO构成第四个SMP结点 SMP3 ;4个SMP结点组成基于HT总线的16个处理器的逻辑互连结构，具体连接为SMPO上 处理器01的HT1与SMP1上处理器13的HT1互连，SMPO上处理器02的HT1与SMP1上处 理器12的HT1互连；SMP1上处理器11的HT1与SMP2上处理器23的HT1互连，SMP1上处 理器12的HT1与SMP2上处理器22的HT1互连；SMP2上处理器21的HT1与SMP3上处理 器33的HT1互连，SMP2上处理器22的HT1与SMP3上处理器32的HT1互连；SMP3上处理 器31的HT1与SMPO上处理器03的HT1互连，SMP3上处理器32的HT1与SMPO上处理器 02的HT1互连。处理器HT1之间的互连方法与HTO之间互连的方法一致。
本发明提出的一种基于HT总线的16个处理器的逻辑互连结构，利用了HT总线的 低延迟高带宽，实现了互连结构间数据的高速交换，极大的提升了计算机系统的处理能力。 另外，本发明提出的一种基于HT总线的16个处理器的逻辑互连结构提供了多条数据路由， 当其中某些路由出现故障时，系统以降低性能为代价继续运行，具有很高的可靠性。
本发明提出的一种基于HT总线的16个处理器的逻辑互连结构，已经在高性能计算机研发项目中得到应用，验证了它的可行性。对于本发明描述的逻辑互连结构为计算机 系统性能提升的实验数据正在测试当中。
权利要求
一种基于HT总线的16个处理器的逻辑互连结构，其特征在于由4个对称多处理SMP结点构成，每个SMP结点由4个处理器构成，所使用的处理器都具有2个HT总线控制器，每个HT总线控制器分成两个通道，每个通道都包含一个输入和一个输出；每一个SMP结点中的4个处理器排列成一个2×2的阵列，每个处理器的第一个HT总线控制器，将相邻的两个处理器逻辑互连；所述的4个SMP结点也排列成一个2×2的阵列，形成了一个4×4的处理器阵列，相邻SMP结点间的处理器通过处理器的第二个HT总线控制器进行逻辑互连。
2. 根据权利要求1所述的一种基于16个处理器的逻辑互连结构，其特征在于所述通 道的输入和输出都为8bits。
3. 根据权利要求1所述的一种基于16个处理器的逻辑互连结构，其特征在于，所述处 理器逻辑互连，是通过HT总线控制器的其中一个通道进行互连，具体是将处理器通道的输 入和与之互连的处理器通道的输出相连，将处理器通道的输出和与之互连的处理器通道的 输入相连。
全文摘要
本发明提出了一种基于HT总线的16个处理器的逻辑互连结构，由4个SMP结点互连构成，每个SMP结点由4个处理器构成，4个处理器排列成一个2×2的阵列，4个SMP结点也排列成一个2×2的阵列，形成了一个4×4的处理器阵列。所使用的处理器都具有两个HT总线控制器，相邻处理器之间通过HT控制器逻辑互连。本发明利用HT总线的低延迟高带宽，实现SMP间数据的高速交换，同时利用处理器模块之间的通信来构成多处理器互连系统从而提升了系统的处理能力。
文档编号G06F15/16GK101751372SQ200910244348
公开日2010年6月23日 申请日期2009年12月29日 优先权日2009年12月29日
发明者牛建伟, 高宾 申请人:北京航空航天大学