专利名称：可配置串行通信装置的制作方法
技术领域：
本实用新型涉及通信领域中的串行通信装置，特别涉及一种无线通信系统中数据前端组帧传输的可配置串行通信装置。
背景技术：
目前串行数据传输是通过单片机实现，逐字节产生中断，对单片机的时间资源消耗严重，而且没有自动组织数据和解析数据的功能，不能一次读入/写出多个字节，没有同 步和异步转换功能，只能工作在一种工作模式下。
发明内容鉴于现有技术存在的问题，本实用新型提供一种可配置串行通信装置。本实用新型为实现上述目的，所采取的技术方案是一种可配置串行通信装置，包 括可编辑逻辑器件，其特征在于所述可编程逻辑器件的内部电路结构为控制器分别与总 线控制电路、队列存储器、组解帧器、串并/并串转换电路连接，总线控制电路依次与队列 存储器、组解帧器、串并/并串转换电路连接，晶体振荡器与可编程逻辑器件连接提供基准 时钟；所述控制器包括4 16线译码器和16个D触发器组构成，译码器输出SDO SD15 和控制总线WR信号相与，与门电路ANDl 与门电路AND15的3脚输出端分别控制触发器 组DO 触发器组D15，其中每个D触发器组由8个并联的触发器构成，8个触发器的CP端 连接在一起，并联接到每个与门电路NO的3脚输出端上。本实用新型的特点是1、可配置工作方式、中断模式和数据组织类型，满足不同的 串行通信需求；2、允许读写多个字节；3、电路简单；4、控制过程由软件实现，可以集成到其 他系统中。
图1为本实用新型电路连接示意图并作为摘要附图。图2为本实用新型控制器电路连接示意图。图3为本实用新型控制端口示意图。图4为本实用新型控制算法示意图。
具体实施方式
如图1所示，可配置串行通信装置，包括可编辑逻辑器件(Lattice-LFXP6C)，可编 程逻辑器件的内部电路结构为控制器分别与总线控制电路、队列存储器(FIFO)、组解帧器、 串并/并串转换电路连接，总线控制电路依次与队列存储器、组解帧器、串并/并串转换电 路连接，晶体振荡器与可编程逻辑器件连接提供基准时钟。通过配置控制器可以对工作方 式、中断模式、数据报类型进行配置。先入先出队列存储器允许外设一次写入和读出多个字 节数据。[0011]图2为控制器结构，它包括4-16线译码器和16个D触发器组构成。4_16线译码 器片选端EN接地址线最高位A15，选择端S0-S3依次接地址线A11-A14位。译码器的输出 SDO SD15和控制总线WR信号相与，与门电路ANDl 与门电路AND15的3脚输出端分别 控制触发器组DO 触发器组D15，其中每个D触发器组由8个并联的D触发器构成。8个 触发器的CP端连接在一起，并连接到每个与门电路AND的输出端上。每一组触发器的输入 端INO IN7依次和数据线DO D7连接，D触发器的输出端Q0-7控制队列存储器、组解 帧器、串并/并串转换电路的工作状态。如图3控制端口所示的串口通信装置控制方式为控制总线由地址线16位、数据 线8位，读写控制线和片选线组成，采用Intel标准时序读写；中断线给单片机返回中断 信号。当片选线上为低电平时，单片机可以通过控制总线将数据按不同地址写入控制器或 FIFO ；片选线为高时，将不接受任何操作。当该装置接收到要求的数据后中断线会提供一个 低电平，数据被读出后，自动变高。如图4所示，数据处理过程为启动时，单片机给片选低电平，可以配置报头字节 信息，校验方式，报尾固定字节，配置同步异步工作模式和串行速率。需要发送数据时片选 置低，按指定格式直接向FIFO压入数据。数据压入结束后报头生成模块会从FIFO提取数 据，并增加报头。校验和报尾生成模块收到报头完成信号后读取所有内容，并增加校验和报 尾。串并转换模块收到报尾完成信号后读取数据并直接开始串行输出。数据接收过程正好 相反，当所有数据被压入FIFO之后，中断指示器会产生一个中断低电平，等待数据被读出， 数据被读出后，中断线自动变高。
权利要求一种可配置串行通信装置，包括可编程逻辑器件，其特征在于所述可编程逻辑器件的内部电路结构为控制器分别与总线控制电路、队列存储器、组解帧器、串并/并串转换电路连接，总线控制电路依次与队列存储器、组解帧器、串并/并串转换电路连接，晶体振荡器与可编程逻辑器件连接提供基准时钟；所述控制器包括4～16线译码器和16个D触发器组构成，译码器输出SD0～SD15和控制总线WR信号相与，与门电路AND1～与门电路AND15的3脚输出端分别控制触发器组D0～触发器组D15，其中每个D触发器组由8个并联的触发器构成，8个触发器的CP端连接在一起，并连接到每个与门电路AND的3脚输出端上。
专利摘要本实用新型涉及一种可配置串行通信装置，它包括可编辑逻辑器件，可编程逻辑器件的内部电路结构为控制器分别与总线控制电路、队列存储器、组解帧器、串并/并串转换电路连接，总线控制电路依次与队列存储器、组解帧器、串并/并串转换电路连接，晶体振荡器与可编程逻辑器件连接提供基准时钟；控制器包括4～16线译码器和16个D触发器组构成，译码器输出SD0～SD15和控制总线WR信号相与，与门电路AND1～与门电路AND15的3脚输出端分别控制触发器组D0～触发器组D15，其中每个D触发器组由8个并联的触发器构成，8个触发器的CP端连接在一起，并联接到每个与门电路N0的3脚输出端上。本实用新型的特点是可配置工作方式、中断模式和数据组织类型，满足不同的串行通信需求；允许读写多个字节；电路简单；控制过程由软件实现，可以集成到其他系统中。
文档编号G06F13/38GK201556201SQ20092025132
公开日2010年8月18日 申请日期2009年12月4日 优先权日2009年12月4日
发明者孙光, 宋光伟, 张鹏泉, 曹晓冬, 李柬, 苏红, 范玉进, 谢建庭, 赵维兵 申请人:天津光电通信技术有限公司