信息处理装置、图像显示装置及信息处理方法

专利名称：信息处理装置、图像显示装置及信息处理方法
技术领域：
本发明涉及信息处理装置、图像显示装置及信息处理方法等。
背景技术：
近年来，随着用户对高功能化的需求，作为信息处理装置的电路系统的功能趋于 复杂化。因此，在电路系统中搭载多个将用于实现各种功能的处理电路等集成化的集成电 路。在该电路系统中通常搭载有中央运算处理装置(Central Processing Unit :CPU)、接 口电路等集成电路，且具有各集成电路彼此经由总线连接的构成。在此种电路系统中，例如CPU通过访问其他的集成电路进行控制来实现预期的功 能。CPU在访问其他的集成电路时，CPU输出芯片选择信号作为器件选择信号进而选择访问 对象的器件，经由总线对所选的集成电路进行访问。此时，CPU会按照与访问对象的器件对 应的访问控制信号、访问时间来对该器件进行数据的读取、写入。关于使用该芯片选择信号CPU访问器件的电路系统，例如公开在专利文献1及专 利文献2中。专利文献1中公开了下述构成，即在将多个器件连接于输出多个芯片选择信 号的CPU的通信系统中，对每一个器件分配不同的芯片选择信号，使芯片选择信号针对访 问对象的器件有效并访问该器件。另外，专利文献2中公开了下述构成，S卩将不同的CPU 的芯片选择信号分配到同一器件中，通过切换总线的连接，借助简单的电路构成来缩短控 制时间。[专利文献1]日本特开2006-140755号公报[专利文献2]日本特开2008-250533号公报然而，专利文献1及专利文献2所公开的技术中，按照与被分配芯片选择信号的器 件对应地预先决定的访问控制信号、访问时间来对访问对象即器件进行访问。因此，在能够 通过多个访问方法对器件进行访问时，需要在控制寄存器等中通过软件改写访问时间等， 存在无法高速地切换访问方法的问题。

发明内容
本发明是鉴于上述问题而成的，其目的之一在于提供一种对于能够通过多个访问 方法进行访问的器件，能够高速地切换访问方法来进行访问控制的信息处理装置、图像显 示装置及信息处理方法等。(1)本发明的一个方式中，信息处理装置包括第一处理部，其根据访问的地址空 间将第一芯片选择信号或第二芯片选择信号置为有效；第二处理部，其构成为能够由上述 第一处理部利用第一访问方法或第二访问方法进行访问，在将上述第一芯片选择信号置为 有效时，上述第一处理部利用上述第一访问方法对上述第二处理部进行访问，在将上述第 二芯片选择信号置为有效时，上述第一处理部利用上述第二访问方法对上述第二处理部进 行访问。根据本方式，对于构成为可利用多个访问方法进行访问的第二处理部，无需按每一个与芯片选择信号对应的地址空间设定并修改访问时间等，仅凭第一处理部将第一芯片 选择信号或第二芯片选择信号置为有效，即能够使访问方法不同进而对第二处理部进行访 问。因此，无需依靠软件来进行对控制寄存器等的改写，第一处理部能够从多个访问方法中 高速地切换出1个访问方法，进而对第二处理部进行访问。(2)在本发明的其他方式涉及的信息处理装置中，上述第二处理部包括控制寄 存器，其构成为能够由上述第一处理部进行访问；数据缓冲器，其构成为能够由上述第一处 理部进行访问，在将上述第一芯片选择信号置为有效时，上述第一处理部对上述控制寄存 器进行寄存器访问，在将上述第二芯片选择信号置为有效时，上述第一处理部对上述数据 缓冲器进行反复指定连续的地址来进行访问的数据块访问。根据本方式，对于第一处理部对第二处理部的控制寄存器进行访问的寄存器访 问、和第一处理部对第二处理部的数据缓冲器进行访问的数据块访问，通过改变第一处理 部置为有效的芯片选择信号，来能够高速地切换访问方法。(3)本发明的其他方式涉及的信息处理装置中，上述第二处理部包括主控制器， 其具有分别与串行总线连接的多个接口电路；调停器，其对上述控制寄存器、上述数据缓冲 器及上述主控制器的读取数据或写入数据的转送进行调停，上述数据缓冲器，对经由与构 成上述多个接口电路的各接口电路连接的串行总线转送的数据进行缓冲，对经由与上述多 个接口电路中的被上述调停器调停过的接口电路连接的串行总线转送来的转送数据，进行 串行/并行变换或并行/串行变换。根据本方式，能够对经由多个接口电路进行数据的转送控制的第二处理部高速地 切换不同的访问方法来进行访问。(4)本发明的其他方式涉及的信息处理装置中，具有辅助处理部，该辅助处理部具 有译码器，该译码器对上述第一芯片选择信号、上述第二芯片选择信号及与上述第一处理 部访问的地址空间对应的地址进行译码，上述辅助处理部根据上述译码器的译码结果选择 上述第二处理部。根据本方式，通过设置具有对地址进行译码的译码器的辅助处理部，能够借助简 单的构成且更少的访问控制信号进行访问方法的高速切换。(5)本发明的其他方式涉及的信息处理装置中，上述辅助处理部根据上述译码器 的译码结果，使利用上述第一访问方法输出给上述第二处理部的访问控制信号的变化时 刻、与利用上述第二访问方法输出给上述第二处理部的访问控制信号的变化时刻不同。根据本方式，能够实现访问方法的灵活且高速的切换。(6)本发明的其他方式涉及的信息处理装置中，根据上述译码器的译码结果，使上 述第一访问方法中所使用的访问控制信号的种类和上述第二访问方法中所使用的访问控 制信号的种类不同。根据本方式，能够实现访问方法的灵活且高速的切换。(7)本发明的其他方式中，根据图像数据来显示图像的图像显示装置包括如上 所述的信息处理装置，经由与上述第二处理部连接的器件以串行数据的形式对该信息处理 装置输入图像数据，该信息处理装置将变换成并行数据后的图像数据输出；图像处理部，其 对来自上述信息处理装置的图像数据进行图像处理；图像显示部，其根据由上述图像处理 部对图像进行处理后的图像数据来显示图像。
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根据本方式，能够高速地切换访问方法，并且从预期的器件中读入图像数据而根 据该图像数据来显示图像，或者进行与该器件之间的数据的转送控制。(8)本发明的其他方式中，具有第一处理部和通由上述第一处理部访问的第二处 理部的信息处理装置的信息处理方法，包括下述步骤上述第一处理部根据访问的地址空 间将第一芯片选择信号或第二芯片选择信号置为有效的芯片选择信号输出步骤；利用与在 上述芯片选择信号输出步骤中被置为有效的芯片选择信号对应的访问方法，上述第一处理 部对上述第二处理部进行访问的访问步骤，上述访问步骤中，上述第一处理部在将上述第 一芯片选择信号置为有效时，利用第一访问方法对上述第二处理部进行访问，在将上述第 二芯片选择信号置为有效时，利用第二访问方法对第二处理部进行访问。根据本方式，对于构成为可利用多个访问方法进行访问的第二处理部，无需按每 一个与芯片选择信号对应的地址空间设定并修改访问时间等，仅通过第一处理部将第一芯 片选择信号或第二芯片选择信号置为有效，即可使访问方法不同进而来对第二处理部进行 访问。因此，无需依靠软件来进行对控制寄存器等的改写，第一处理部能够从多个访问方法 中高速地切换出1个访问方法，进而对第二处理部进行访问。


图1是表示本发明的一实施方式涉及的信息处理装置的构成的简要的图。图2是本实施方式中的信息处理装置的详细的构成例的框图。图3是本实施方式中的时间信息的说明图。图4是第一处理部进行访问的地址空间的一例的说明图。图5是译码器的动作例的说明图。图6是图1的信息处理装置中的访问方法的流程图的一例。图7是表示本实施方式中的第一访问方法即寄存器访问的具体时间的一例的图。图8是表示本实施方式中的第一访问方法即寄存器访问的具体时间的其他例的 图。图9是表示本实施方式中的第二访问方法即数据块访问的具体时间的一例的图。图10是表示本实施方式中的第二访问方法即数据块访问的具体时间的一例的 图。图11是包括本实施方式中的图像显示装置的图像显示系统的构成例的框图。图12是表示图11的图像显示部的构成例的图。图13是表示本实施方式的第一变形例中的信息处理装置的构成的简要的图。图14是表示本实施方式的第二变形例中的信息处理装置的构成的简要的图。附图标记说明书如下10,1000...信息处理装置；100、950...第一处理部；110...地址信号生成
部；120...芯片选择信号生成部；130...时间设定寄存器；140...使能信号生成部； 150...数据处理部；200、1020...第二处理部；210...控制寄存器；220、340...数据缓 冲器；230...调停器；240...主控制器；250...控制器；300、960、1030...辅助处理部； 310...译码器；320...可读取信号生成部；330...可写入信号生成部；400...图像显示系 统；500...投影仪；510...图像数据转送控制部；600...图像处理部；700...图像显示部；710.光源；712,714.组合透镜；716.偏光变换元件；718.重叠透镜；720R. R用 二色镜；720G. G 用二色镜；722,748,750.反射镜；724R. R 用场透镜；724G. G 用场 透镜；730R. R用液晶面板；730G. G用液晶面板；730B. B用液晶面板；740.中继光 学系；742,744,746.中继透镜；760.十字形二向棱镜；770.投影透镜；800.图像 数据生成装置；CS1...第一芯片选择信号；CS2...第二芯片选择信号；CS_0...芯片选择 信号；DV1 DVM...第一器件 第M器件；SCR...屏幕。
具体实施例方式以下，使用附图对本发明的实施方式进行详细说明。此外，以下说明的实施方式并 非对权利要求书所记载的本发明的内容进行不合理地限定。而且，以下所说明的构成并非 全部是本发明的必需构成要件。图1中示出本发明的一实施方式涉及的信息处理装置的构成的简要。图1中仅示 出了信息处理装置具有多个处理部，且作为第一处理部访问的处理部即第二处理部，但亦 可构成为第一处理部对多个处理部进行访问。信息处理装置10具有第一处理部(第一电路、第一集成电路)100和第二处理部 (第二电路、第二集成电路)200作为电路系统。第一处理部100对于第二处理部200进行 访问。该第二处理部200广义上为器件，并构成为能够通过基于第一处理部100的多种访问 方法来访问。因此，第一处理部100能够使在其与第二处理部200之间连接的多个芯片选 择信号中的任意一个信号有效来选择第二处理部200，并对于第二处理部200进行访问控 制。当信息处理装置10包括3个以上的处理部时，第一处理部100使在其与包括第二处理 部200在内的1个或多个处理部之间连接的多个芯片选择信号中的至少一个有效来选择访 问对象的处理部，并对所选的处理部进行访问控制。因此，在发行访问周期时，第一处理部 100会使按照每一个访问的地址空间预先决定的芯片选择信号有效。对于第二处理部200 输入包括芯片选择信号的访问控制信号，当该芯片选择信号被置为有效时，第二处理部200 按照访问控制信号被第一处理部100访问。本实施方式中，对于第一处理部100所访问的地址空间，分配与第二处理部200所 具有的两个资源分别对应的地址空间。对于与这两个资源分别对应的地址空间，分配应该 在被选择作为访问对象时置为有效的芯片选择信号。此外，第一处理部100对应于所访问 的地址空间，将第一芯片选择信号CS1或第二芯片选择信号CS2置为有效，并访问第二处理 部200。此时，第一处理部100根据所访问的第二处理部200的资源，使针对第二处理部200 的访问方法不同。因此，本实施方式中，将来自第一处理部100的第一芯片选择信号CS1或 第二芯片选择信号CS2的一方的芯片选择信号作为芯片选择信号CS_0而置为有效，并利用 与由第一处理部100置为有效的芯片选择信号对应的访问方法来访问第二处理部200。由此，只要按每一个基于第一处理部100的访问对象的地址空间设定访问控制信 号及访问时间即可，即使第二处理部200构成为能够通过多个访问方法进行访问，也只要 将与第二处理部200对应的多个芯片选择信号中的一个置为有效即可。其结果，无需每次 改写用于设定对1个地址空间进行访问用的访问时间等的控制寄存器等。因此，不用每次 依靠软件来进行对控制寄存器等的改写，第一处理部100能够从多个访问方法之中高速地 切换出1个访问方法，来对第二处理部200进行访问。
接着，对于此种本实施方式中的信息处理装置10的详细情况进行说明。图2中示出了本实施方式中的信息处理装置10的详细的构成例的框图。图2中， 对与图1相同的部分标记同一符号，并适当地省略说明。在本实施方式中，信息处理装置10除了第一处理部100、第二处理部200之外，还 具有辅助处理部(辅助电路、辅助集成电路)300。在第一处理部100和辅助处理部300之 间，连接有带宽(bus width)DW1的数据总线，并经由该数据总线来执行数据的接收与发送。 在辅助处理部300与第二处理部200之间，连接有带宽DW2(0 < Dffl彡DW2)的数据总线， 并经由该数据总线执行数据的接收与发送。例如设定DW1为“16”、DW2为“32”。在此种信 息处理装置10中，辅助处理部300接收来自第一处理部100的访问控制信号，并生成针对 第二处理部200的访问控制信号，进行将串行数据变换为并行数据的串行/并行变换或将 并行数据变换为串行数据的并行/串行变换。这里，访问控制信号包括芯片选择信号、可读 取信号及可写入信号。即，第一处理部100经由辅助处理部300对第二处理部200进行访 问。第一处理部100具有地址信号生成部110、芯片选择信号生成部120、时间设定寄 存器130、使能信号生成部140、数据处理部150。地址信号生成部110生成与第一处理部100所访问的地址空间对应的地址AD1。 地址AD1中至少低位地址AD2 (例如，地址AD1的低位位元)被输入到第二处理部200，地址 AD1中至少高位地址AD3(例如，地址AD1的高位位元)被输入到辅助处理部300。芯片选择信号生成部120将与第一处理部100所访问的地址空间对应的芯片选择 信号置为有效。按每一个第一处理部100所访问的地址空间预先分配被置为有效的芯片选 择信号，芯片选择信号生成部120在第一芯片选择信号CS1 第N(N为2以上的整数)的 芯片选择信号CSN中，将与由地址信号生成部110生成的地址AD1对应的芯片选择信号置 为有效。以下，设N为“2”。时间设定寄存器130中，按每一个第一处理部100所访问的地址空间设定用于指 定访问控制信号的时间的控制数据，并输出时间信息，该时间信息用于访问与被芯片选择 信号生成部120置为有效的芯片选择信号对应的地址空间。使能信号生成部140根据来自时间设定寄存器130的时间信息生成可读取信号 RE1或可写入信号TO1。本实施方式中，将使能信号生成部140作为生成可读取信号RE1、可 写入信号WE1的部分来进行说明，但本发明并不局限于此。数据处理部150，与由使能信号生成部140生成的可读取信号RE1同步地从辅助处 理部300获取读取数据，或者与由使能信号生成部140生成的可写入信号WE1同步地向辅 助处理部300输出写入数据。具有如上构成的第一处理部100的功能能够通过CPU、微处理器、DSP (Digital Signal Processor)等集成电路来实现。图3中示出本实施方式中的时间信息的说明图。图3中虽然以置为有效时的电平 为L电平、置为无效时的电平为H电平的情况进行说明，但本发明并不局限于此。在时间设定寄存器130中，以所给的基准时间TM为基准，预先设定与包括置为无 效的时间TMa和置为有效的时间TMb的时间信息对应的控制数据。在由第一处理部100的 访问前，在时间设定寄存器130中设定与上述的时间信息对应的控制数据。该时间设定寄存器130针对访问控制信号的各信号来进行设置。另外，按照每一个访问的地址空间，设置 用于指定各访问控制信号的时间的时间设定寄存器130，按每一个访问的地址空间能够以 不同的访问时间来进行访问。此外，图3中虽然对时间TMb为访问控制信号的脉冲宽的例子进行了说明，但本发 明并不局限于此，亦可以基准时间TM为基准来指定到被置为有效后又被置为无效的时间。图2中，第二处理部200具有控制寄存器210、数据缓冲器220、调停器 (Arbiter) 230、主控制器240、控制器250。本实施方式中，第一处理部100对第二处理部 200中内置的控制寄存器210及数据缓冲器220中任意一个进行访问。第一器件DV1、第二 器件DV2、…、第M器件DVM(M为自然数)与第二处理部200连接，对第一器件DV1 第M 器件DVM中任意一个进行数据的转送控制。控制寄存器210由多个寄存器构成，这些各寄存器与在第二处理部200内分配的 地址建立关联，能够对与指定的地址对应的寄存器读写控制数据。在此种控制寄存器210 中设定有用于指定第二处理部200的动作的控制数据。第二处理部200与第一器件DV1 第M器件DVM中任意一个之间执行的数据转送控制，是通过被第一处理部100设定在控制 寄存器210的控制数据来指定转送模式、转送方向、转送数据尺寸等而得到控制的。这样， 第二处理部200中，根据控制寄存器210中设定的控制数据来执行各种控制。数据缓冲器220具有与地址建立关联的存储区域，并构成为能够通过指定连续的 地址来对由各地址所指定的存储区域进行访问。该数据缓冲器220中存储有从第一器件 DV1 第M器件DVM的各器件转送来的数据，并通过第一处理部100被适宜地读取。另夕卜， 亦可以根据需要使第一处理部100将数据写入到第二处理部200的数据缓冲器220中，对 第一器件DV1 第M器件DVM中的任意一个进行写入。调停器230对控制寄存器210、数据缓冲器220及主控制器240的读取数据或写入 数据的转送进行调停。因此，调停器230与数据缓冲器220、主控制器240及控制器250连 接，调停它们的总线的占有请求并赋予总线的控制权给它们中的一个。利用调停器230赋 予总线的控制权的单元，能够在与辅助处理部300之间进行数据的接收与发送的控制。主控制器240在第一器件DV1 第M器件DVM的各个间进行串行数据的转送控制。 主控制器240具有多个接口电路，在各接口电路与第一器件DV1 第M器件DVM的各器件 之间，连接有由基于USB(UniverSal Serial Bus)标准的差动信号线构成的串行总线，并执 行基于USB标准的数据转送控制。通过主控制器240从各器件中读取出的串行数据被存储 在数据缓冲器220中。另外，存储在该数据缓冲器220中的数据可通过主控制器240来对 各器件进行写入控制。控制器250接收由辅助处理部300基于来自第一处理部100的访问控制信号生成 的访问控制信号，并根据在控制寄存器210中设定的控制数据，对构成第二处理部200的各 部分进行控制，执行串行/并行变换或并行/串行变换。更具体而言，当芯片选择信号CS_0 被置为有效时，控制器250针对由低位地址AD2指定的资源(控制寄存器210或数据缓冲 器220)，控制与可读取信号RE_0同步的数据的输出、或与可写入信号WE_0同步的数据的读 取。控制器250或受控制器250控制的各单元，对于调停器230进行总线的占有请求，并进 行与访问控制信号同步的数据的转送控制。具有如上构成的第二处理部200的功能通过集成电路来实现，作为该集成电路，例如可采用由 ASIC(Application Specific IntegratedCircuit)等形成的专用电路、 CPLD(Complex Programmable LogicDevice)、FPGA (Field Programmable Gate Array)等 可改写的逻辑器件。然而，本实施方式中，在第一处理部100对第二处理部200的控制寄存器210进行 访问时，第一处理部100利用第一访问方法对第二处理部200进行访问。另外，在第一处理 部100对第二处理部200的数据缓冲器220进行访问时，第一处理部100利用第二访问方 法对第二处理部200进行访问。本实施方式中，以寄存器访问为例来说明第一访问方法，该 寄存器访问中，第一处理部100在选择了第二处理部200的状态下对控制寄存器210输出 可读取信号、可写入信号来对该控制寄存器进行访问。根据该第一访问方法，能够凭借1次 或2次之类的较少次数的访问周期来对控制寄存器210进行控制数据的读取、写入。与之 相对，数据缓冲器220将数据存储在与地址建立关联并连续的存储区域中，并以数据块访 问为例说明第二访问方法，该数据块访问中，第一处理部100在选择了第二处理部200的状 态下对该数据缓冲器220指定地址并且输出可读取信号、可写入信号，从而反复对该地址 所指定的存储区域进行访问。即，数据块访问是对于数据缓冲器220反复指定连续的地址 来进行访问的方法。根据该第二访问方法，通过对连续的存储区域进行访问，能够高速地对 大量的数据进行读取、写入，能够减轻软件的负担。图4中示出第一处理部100访问的地址空间的一例的说明图。图4中，第一处理 部100访问的地址空间被第一处理部100和第二处理部200分配给不同的地址区域。本实施方式中，第一处理部100可访问的地址空间被分割成多个地址区域，在其 中的两个地址区域分配第二处理部200的控制寄存器210和第二处理部200的数据缓冲器 220。例如，当设定第一处理部100可访问的地址空间为32位元的地址空间时，第一处理部 100中，对于控制寄存器210分配“0x0400_0000 0x0400_0fff” (表示“Ox”为16进位)， 对于数据缓冲器220分配“0x0400_1000 0x0400_ffff ”。与之相对，第二处理部200中， 在16位元的地址空间中，对于控制寄存器210分配“0x0000 OxOfff”，对于数据缓冲器 220分配“0x1000 Oxffff ”。即，能够根据与第一处理部100访问的地址空间对应的地址 AD1中的高位地址AD3，来辨别第二处理部200是否对资源进行访问，并能够根据地址AD1 中的低位地址AD2，来辨别第二处理部200是否对资源中的任意一个资源进行访问。之后， 第一处理部100利用与最终被辨别出的资源对应的访问方法进行访问控制。因此，通过将 第二处理部200的所给的地址空间分配给第一处理部100的地址空间内的多个地址空间， 利用与第一处理部100所选的地址空间对应的访问方法来访问第二处理部200。这样，由第一处理部100置为有效的芯片选择信号根据访问方法而不同，因此辅 助处理部300对该访问方法进行辨别，并对第二处理部200输出与辨别出的访问方法对应 的访问控制信号。此外，该辅助处理部300的功能亦可以被内置在第一处理部100及第二 处理部200的任意一个中。如图2所示，辅助处理部300具有译码器310、可读取信号生成部320、可写入信号 生成部330、数据缓冲器340。对译码器310输入由第一处理部100输出的地址AD1中的高位地址AD3和第一芯 片选择信号CS1 第N芯片选择信号CSN(本实施方式中N为“2”)，对高位地址AD3及第 一芯片选择信号CS1 第N芯片选择信号CSN进行译码，根据该译码结果将芯片选择信号CS_0置为有效。芯片选择信号CS_0被输入到第二处理部200，芯片选择信号CS_0被置为 有效时，第二处理部200即被选择。图5中示出译码器310的动作例的说明图。图5示出根据高位地址AD3和第一芯 片选择信号CS1 第N芯片选择信号CSN，将L电平为激活电平的芯片选择信号CS_0置为 有效的例子。此外，图5中设第一芯片选择信号CS1 第N芯片选择信号CSN为第二处理 部200的各资源的器件选择信号。译码器310根据高位地址AD3来辨别访问对象是否为第二处理部200的控制寄存 器210或数据缓冲器220，并通过第一芯片选择信号CS1 第N芯片选择信号CSN是否被置 为有效来使译码结果不同。更具体而言，当根据高位地址AD3辨别为访问对象未指定第二 处理部200的控制寄存器210或数据缓冲器220时，无论第一芯片选择信号CS1 第N芯 片选择信号CSN被置为有效与否，都将芯片选择信号CS_0置为无效。另外，当根据高位地 址AD3辨别为访问对象指定了第二处理部200的控制寄存器210或数据缓冲器220时，以 第一芯片选择信号CS1 第N芯片选择信号CSN的任意一个被置为有效作为条件，来将芯 片选择信号CS_0置为有效。另外，即便在根据高位地AD3判定为访问对象指定了第二处理 部200的控制寄存器210或数据缓冲器220时，在第一芯片选择信号CS1 第N芯片选择 信号CSN中的任意一个被置为无效时，亦将芯片选择信号CS_0置为无效。通过设置译码器 310，能够凭借简单的构成且更少的访问控制信号对访问方法进行高速的切换。此种译码器 310的译码结果被输入到可读取信号生成部320、可写入信号生成部330及数据缓冲器340 中。图2中，可读取信号生成部320根据译码器310的译码结果来接收来自第一处理 部100的可读取信号RE1而生成可读取信号RE_0，并对第二处理部200输出。更具体而言， 可读取信号生成部320，在利用译码器310的译码结果将芯片选择信号CS_0置为有效时， 进行下述控制，即按照与来自第一处理部100的可读取信号RE1对应的时间将可读取信号 RE_0置为有效，并将从第二处理部200读取的数据经由数据缓冲器340转送给第一处理部 100。另外，可读取信号生成部320，在利用译码器310的译码结果将芯片选择信号CS_0置 为无效时，无论可读取信号RE1怎样变化都将可读取信号RE_0置为无效。可写入信号生成部330根据译码器310的译码结果，接收来自第一处理部100的 可写入信号WE1而生成可写入信号WE_0，并对第二处理部200输出。更具体而言，可写入信 号生成部330，在利用译码器310的译码结果将芯片选择信号CS_0置为有效时，进行下述控 制，即按照与来自第一处理部100的可写入信号WE1对应的时间将可写入信号WE_0置为 有效，并将来自第一处理部100的数据经由数据缓冲器340转送给第二处理部200。另外， 可写入信号生成部330，在利用译码器310的译码结果将芯片选择信号CS_0置为无效时，无 论可写入信号WE1怎样变化都将可写入信号WE_0置为无效。数据缓冲器340中还输入译码器310的译码结果。由此，当利用译码器310的译 码结果将芯片选择信号CS_0置为有效时，通过来自可写入信号生成部330的控制来读取来 自第一处理部100的数据，并对第二处理部200输出。或者，当利用译码器310的译码结果 将芯片选择信号CS_0置为有效时，通过来自可读取信号生成部320的控制来读取来自第二 处理部200的数据，并对第一处理部100输出。在具有如上构成的信息处理装置10中，第一处理部100能够通过下述的访问方法对第二处理部200进行访问。图6中示出图1的信息处理装置10中的访问方法的流程图的一例。首先，信息处理装置10中，第一处理部100生成访问地址作为访问地址生成步骤 (步骤S10)。其中，第一处理部100的地址信号生成部110，在发行访问周期时，如图4所示 地生成与预先分配给第二处理部200的资源的地址空间对应的地址。接着，作为访问控制 信号输出步骤(芯片选择信号输出步骤)，第一处理部将与在步骤S10中生成的地址对应的 芯片选择信号(第一芯片选择信号CS1或第二芯片选择信号CS2)置为有效，并输出其他的 访问控制信号(步骤S12)。S卩，第一处理部100的芯片选择信号生成部120如图4所示地 生成与预先分配给第二处理部200的资源的地址空间对应的芯片选择信号，并且按照时间 设定寄存器130所指定的时间生成其他访问控制信号，并将它们输出。之后，开始第一处理部100对第二处理部200的访问步骤。首先，作为译码步骤， 接收来自第一处理部100的地址及多个芯片选择信号的辅助处理部300，对来自第一处理 部100的地址及多个芯片选择信号进行译码(步骤S14)，并根据译码结果将针对第二处理 部200的芯片选择信号置为有效(步骤S16)。更具体而言，辅助处理部300的译码器310 如图5所示，对高位地址AD3与来自第一处理部100的多个芯片选择信号(第一芯片选择 信号CS1及第二芯片选择信号CS2)进行译码，在第一处理部100所发行的访问周期被辨别 为以第二处理部200的资源为访问对象时，将与来自第一处理部100的多个芯片选择信号 对应的芯片选择信号置为有效。接着，辅助处理部300中，作为访问控制信号再生成步骤， 利用可读取信号生成部320或可写入信号生成部330，接收来自第一处理部100的可读取 信号RE1或可写入信号WE1，并生成针对第二处理部200的可读取信号RE_0或可写入信号 WE_0 (步骤 S18)。接收步骤S16及步骤S18中生成的访问控制信号的第二处理部200，在控制器250 中控制各单元，并进行与来自辅助处理部300的访问控制信号同步的访问控制，辅助处理 部300也进行与来自第一处理部100的访问控制信号同步的访问控制(步骤S20)，并终止 一连串的处理(结束)。这样，本实施方式中，第一处理部100能够对第二处理部200输出多个芯片选择信 号，第二处理部200接收1个芯片选择信号，并按照与被第一处理部100置为有效的芯片选 择信号对应的访问方法受到访问。根据本实施方式，当将第二处理部200构成为可通过多 个访问方法进行访问时，通过使置为有效的芯片选择信号不同来进行与访问对象对应的访 问控制，由此能够对同一器件高速地切换访问方法。图7中示出本实施方式中的第一访问方法即寄存器访问的具体的时间的一例。图 7中，对于与图2相同的部分标记相同的符号，并适当省略说明。图7表示第一处理部100 对第二处理部200的控制寄存器210进行读取的寄存器访问的时间例。第一处理部100输出被分配给第二处理部200的控制寄存器210的地址AD1，而且 将第一芯片选择信号CS1置为有效，并将第二芯片选择信号CS2置为无效。另外，第一处理 部100在第一芯片选择信号CS1的置为有效期间，将可读取信号RE1置为有效。辅助处理 部300在对来自第一处理部100的地址及第一芯片选择信号CS1进行译码并辨别为对控制 寄存器210的访问时，将芯片选择信号CS_0置为有效，并接收来自第一处理部100的可读 取信号RE1而生成可读取信号RE_0。
接收来自辅助处理部300的芯片选择信号CS_0及可读取信号RE_0的第二处理部 200，根据低位地址AD2读取控制寄存器210的数据并向辅助处理部300输出。辅助处理部 300中，将从第二处理部200读取到的数据临时存储在数据缓冲器340中，并将其一部分原 样地向第一处理部100输出。例如，当设DW1为16位元、DW2为32位元时，对于从第二处 理部200中作为32位元的数据读取出并存储在数据缓冲器340的数据中，仅将16位元量 首先对第一处理部100输出。接着，第一处理部100再一次对辅助处理部300发行同样的访问周期。此时，辅助 处理部300，针对第二次的访问周期，将存储在数据缓冲器340中的其余的16位元量的数据 向第一处理部100输出。这样，第一处理部100在对第二处理部200的控制寄存器210进 行访问时，将第一芯片选择信号CS1置为有效，并发行两次的读取周期，来读取32位元的数 据。图8中示出本实施方式中的第一访问方法即寄存器访问的具体的时间的其他例 子。图8中，对与图2相同的部分标记同一符号，并适当省略说明。图8表示第一处理部 100对第二处理部200的控制寄存器210进行写入访问的寄存器访问的时间例。第一处理部100输出被分配给第二处理部200的控制寄存器210的地址AD1，并且 将第一芯片选择信号CS1置为有效，并将第二芯片选择信号CS2置为无效。另外，第一处理 部100在第一芯片选择信号CS1的置为有效期间，将可写入信号WE1置为有效。此外，第一 处理部100与第一芯片选择信号CS1及可写入信号TO1的时间同步地输出写入数据。辅助处理部300，在对来自第一处理部100的地址及第一芯片选择信号CS1进行 译码并辨别为对控制寄存器210的访问时，例如将芯片选择信号CS_0置为有效，并将来自 第一处理部100的写入数据存储在数据缓冲器340中。接着，第一处理部100再一次对辅 助处理部300发行同样的访问周期。针对来自第一处理部100的两次的写入周期的各个周 期，辅助处理部300将来自第一处理部100的写入数据存储在数据缓冲器340中。由此，能 够将来自第一处理部100的16位元的数据作为32位元的数据来读取出。之后，辅助处理部300对来自第一处理部100的地址及第一芯片选择信号CS1进 行译码，并将芯片选择信号cs_0置为有效的状态下，接收来自第一处理部100的可写入信 号WE1而生成可写入信号WE_0，并且将存储在数据缓冲器340中的32位元的数据输出作为 写入数据。接收来自辅助处理部300的芯片选择信号CS_0、可写入信号WE_0及写入数据的第 二处理部200，根据低位地址AD2进行在控制寄存器210中写入写入数据的控制。此外，虽然以芯片选择信号CS_0、低位地址AD2为在从第一处理部100发行第一次 的访问周期时被激活的情况予以图示，但本发明并不局限于此。图9及图10中示出本实施方式中的第二访问方法即数据块访问的具体的时间的 一例。图9及图10表示第一处理部100进行对第二处理部200的数据缓冲器220的读取 的数据块访问的时间例。图9表示第一处理部100向辅助处理部300输出的访问控制信号 的一例。图10表示辅助处理部300向第二处理部200输出的访问控制信号的一例。图9 及图10中，对与图2相同的部分标记同一符号，并适当省略说明。在该访问之前，设为第二处理部200利用基于USB标准的数据转送从第一器件 DV1 第M器件DVM的任意一个将数据存储在数据缓冲器220中。为了对存储在该数据缓冲器220中的数据进行读取，第一处理部100输出被分配给第二处理部200的数据缓冲器 220的地址AD1，并且将第一芯片选择信号CS1置为无效，将第二芯片选择信号CS2置为有 效。另外，第一处理部100在第二芯片选择信号CS2的置为有效期间，将可读取信号RE1置 为有效。这里，第一处理部100通过对连续指定被分配给数据缓冲器220的地址进行反复， 来实现读取数据的数据块转送。此外，该数据块访问中，与寄存器访问相比，各读取周期中 的地址的输出期间及可读取信号RE1的置为有效期间缩短，实现了高速的数据转送。辅助处理部300，在对来自第一处理部100的地址及第二芯片选择信号CS2进行译 码并辨别为对数据缓冲器220的访问时，将芯片选择信号CS_0置为有效，接收来自第一处 理部100的可读取信号RE1而生成可读取信号RE_0。接收来自辅助处理部300的芯片选择信号CS_0及可读取信号RE_0的第二处理部 200，根据低位地址AD2读取数据缓冲器220的数据，并向辅助处理部300输出。辅助处理 部300中，将从第二处理部200读取到的数据临时存储在数据缓冲器340中，并且将其一部 原样地对第一处理部100输出。例如，当设定DW1为16位元、DW2为32位元时，对于从第 二处理部200作为32位元的数据读取出并存储在数据缓冲器340的数据中，仅将16位元 量首先对第一处理部100输出。接着，第一处理部100再一次对辅助处理部300发行同样的访问周期。此时，辅助 处理部300，针对第二次的访问周期，将存储在数据缓冲器340中的其余的16位元量的数据 向第一处理部100输出。这样，第一处理部100在对第二处理部200的数据缓冲器220进 行访问时，将第二芯片选择信号CS2置为有效，发行两次的读取周期，读取32位元的数据。此外，数据块访问中，亦可在最初的访问周期锁存已经置为有效的芯片选择信号 CS_0(或第二芯片选择信号CS2)，直到规定次数的数据块访问结束为止，都将完成数据块 访问而不会受到芯片选择信号CS_0的影响。如上所述，使辅助处理部300利用第一访问方法对第二处理部200输出的访问控 制信号的变化时刻、和辅助处理部300利用第二访问方法对第二处理部200输出的访问控 制信号的变化时刻不同。此外，本实施方式中，虽然省略了从第一处理部100对第二处理部 200的资源进行写入的数据块访问的功能，但作为第二访问方法，可以与图9及图10相同， 实现对第二处理部200的数据缓冲器220进行写入的数据块访问。如以上所说明的那样，信息处理装置10能够利用多个访问方法对可访问的器件 高速地切换访问方法。此种信息处理装置10通过应用在画面尺寸放大且高精细化得到发 展的图像显示装置中，而能够高速地切换并读入来自多个资源的图像数据。图11中示出包括本实施方式中的图像显示装置的图像显示系统的构成例的框 图。图11中，对与图2相同的部分标记同一符号，并适当地省略说明。其中，虽然以图像投 影装置即投影仪为例作为本实施方式涉及的图像显示装置来进行了说明，但本发明并不局 限于此。本实施方式中的图像显示系统400包括作为图像显示装置的投影仪500、第一器 件DV1 第M器件DVM、图像数据生成装置800和屏幕SCR。该图像显示系统400中，投影 仪500能够根据与由图像数据生成装置800生成的图像对应的图像数据在屏幕SCR上投影 图像。此种图像数据生成装置800例如可采用扫描仪、数码照相机、个人计算机(Personal Computer :PC)中的任意一个。此外，亦可使投影仪500中内置有图像数据生成装置800的功能。另外，投影仪500能够根据来自第一器件DV1 第M器件DVM中的任意一个图像 数据在屏幕SCR上投影图像，以代替来自图像数据生成装置800的图像数据，或者在来自图 像数据生成装置800的图像数据的基础上，还根据来自第一器件DV1 第M器件DVM中的 任意一个的图像数据在屏幕SCR上投影图像。在投影仪500上经由基于USB标准的信号线 所构成的串行总线连接有第一器件DV1 第M器件DVM，且通过基于USB标准的数据转送控 制来存储图像数据。投影仪500包括应用本实施方式中的信息处理装置10的图像数据转送控制部 510、图像处理部600和图像显示部700。投影仪500构成为可经由基于USB标准的信号线 所构成的串行总线连接图2所示的第一器件DV1 第M器件DVM。图像数据转送控制部 510将从第一器件DV1 第M器件DVM中任意一个经由串行总线转送来的数据变换为并行 数据，并存储在内部的数据缓冲器中。图像处理部600对于来自图像数据生成装置800或 图像数据转送控制部510的图像数据进行所给的图像处理。作为该图像处理，例如可采用 图像的形状修正、灰度修正、亮度修正、色度修正、边缘加强等公知的处理。图像显示部700 例如具有光源和光阀，根据图像处理部600所进行的图像处理后的图像数据来调制来自光 源的光，并将调制后的光进行放大投影。图12中示出了图11的图像显示部700的构成例。图12中，对与图11相同的部分 标记同一符号，并适当省略说明。此外，本实施方式中，虽然以图像显示部700具有图11的 构成的情况进行说明，但本发明涉及的投影仪中的图像显示部的构成并不局限于图11的 构成。图11的图像显示部700能够采用3板式的透过型液晶面板作为光阀。即，以下虽 然以1像素由R成分的副像素、G成分的副像素及B成分的副像素构成的情况进行了说明， 但并不局限于构成1像素的副像素数(色成分数)。该图像显示部700包括光源部710、组 合透镜712、714、偏光变换元件716、重叠透镜(stacking lens) 718、R成分用二色镜720R、 G成分用二色镜720G、反射镜722、R成分用场透镜724R、G成分用场透镜724G、R成分用液 晶面板730R(第一光调制部)、G成分用液晶面板730G (第二光调制部)、B成分用液晶面板 730B(第三光调制部)、中继光学系740、十字形二向棱镜(cross dichroic prism) 760, 影透镜770。被作为R成分用液晶面板730R、G成分用液晶面板730G及B成分用液晶面板 730B使用的液晶面板为透过型的液晶显示装置。中继光学系740包括中继透镜742、744、 746和反射镜748、750。光源部710例如由超高压水银灯构成，且发出至少包括R成分光、G成分光、B成分 光的光。组合透镜712具有用于将来自光源部710的光分割成多个部分光的多个小透镜。 组合透镜714具有与组合透镜712的多个小透镜对应的多个小透镜。重叠透镜718将从组 合透镜712的多个小透镜发出的部分光在液晶面板上重叠。另外，偏光变换元件716具有偏光偏振分光器阵列和\ /2板，且将来自光源部710 的光变换成大致为一种的偏振光。偏光偏振分光器阵列具有将被组合透镜712分割的部分 光分离成P偏光和s偏光的偏光分离膜、以及改变从偏光分离膜发出的光的朝向的反射膜 交替地排列的构造。被偏光分离膜分离出的2种的偏振光，通过X/2板使偏光方向变齐。 通过该偏光变换元件716变换成大致一种偏振光的光被照射在重叠透镜718上。
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来自重叠透镜718的光入射到R成分用二色镜720R。R成分用二色镜720R具有 反射R成分光而透射G成分及B成分光的功能。透过了 R成分用二色镜720R的光照射到 G成分用二色镜720G上，被R成分用二色镜720R反射的光被反射镜722反射，而引导至R 成分用场透镜724R。G成分用二色镜720G具有反射G成分光而透射B成分光的功能。透过了 G成分 用二色镜720G的光入射到中继光学系740，经G成分用二色镜720G反射后的光被引导至G 成分用场透镜724G。中继光学系740中，为了尽量缩小透过了 G成分用二色镜720G的B成分光的光路 长与其他的R成分及G成分光的光路长的差异，而使用中继透镜742、744、746来对光路长 的差异进行修正。透过了中继透镜742的光被反射镜748引导至中继透镜744。透过了中 继透镜744的光被反射镜750引导至中继透镜746。透过了中继透镜746的光被照射到B 成分用液晶面板730B上。照射到R成分用场透镜724R的光，被变换成平行光而入射到R成分用液晶面板 730R上。R成分用液晶面板730R起到光调制部(光调制元件)的作用，透过率(通过率、 调制率)基于R成分用图像信号而变化。因此，入射到R成分用液晶面板730R的光(第一 色成分的光)基于R成分用图像信号被调制，调制后的光入射到十字形二向棱镜760上。入射到G成分用场透镜724G的光，被变换成平行光而入射到G成分用液晶面板 730G上。G成分用液晶面板730G起到光调制部(光调制元件)的作用，透过率(通过率、 调制率)基于G成分用图像信号而变化。因此，入射到G成分用液晶面板730G的光(第二 色成分的光)基于G成分用图像信号而被调制，调制后的光入射到十字形二向棱镜760上。被中继透镜742、744、746变换成平行光的光所照射的B成分用液晶面板730B，起 到光调制部(光调制元件)的作用，透过率(通过率、调制率)基于B成分用图像信号而变 化。因此，入射到B成分用液晶面板730B的光(第三色成分的光)基于B成分用图像信号 而被调制，调制后的光入射到十字形二向棱镜760上。R成分用液晶面板730R、G成分用液晶面板730G、B成分用液晶面板730B分别具 有同样的构成。各液晶面板是将作为电气光学物质的液晶密闭封入到一对透明的玻璃基板 中而成的，例如以聚硅薄膜晶体管作为开关元件，对应于各副像素的图像信号来调制各色 光的通过率。本实施方式中，按每一个构成1像素的色成分来设置作为光调制部的液晶面 板，各液晶面板的透过率通过与副像素对应的图像信号得到控制。即，R成分的副像素用的 图像数据被用在R成分用液晶面板730R的透过率(通过率、调制率)的控制中，G成分的 副像素用的图像数据被用在G成分用液晶面板730G的透过率的控制中，B成分的副像素用 的图像数据被用在B成分用液晶面板730B的透过率的控制中。这些各色成分的图像数据 是利用图像处理部600执行所给的图像处理后的数据，供图像处理部600进行图像处理的 图像数据，是将利用图像数据转送控制部510经由串行总线而取得的数据变换成并行数据 而得到的数据。十字形二向棱镜760具有将合成了来自R成分用液晶面板730R、G成分用液晶面 板730G及B成分用液晶面板730B的入射光的合成光作为出射光输出的功能。投影透镜 770是使输出图像放大成像在屏幕SCR上的透镜。根据本实施方式，不仅从图像数据生成装置800，而且高速地切换访问方法的同时，从经由串行总线连接的多个器件的任意一个中亦可读入图像数据，并基于该图像数据 显示图像。或者，能够进行对图像数据转送控制部510的控制，该图像数据转送控制部510 高速地切换访问方法的同时进行经由串行总线连接的器件之间的数据的转送控制。另外，本发明并不局限于图1或图2所示的信息处理装置10。例如，本实施方式中， 当根据第一处理部100置为有效的芯片选择信号来使访问方法不同时，使访问控制信号的 变化时刻变得不同，但本发明并不局限于此。在本实施方式中的以下的变形例中，对于构成 为可通过多个访问方法进行访问的第二处理部，通过使访问控制信号的种类根据第一处理 部置为有效的芯片选择信号而不同，能够使第一处理部访问第二处理部的方法不同。图13中示出本实施方式的第一变形例中的信息处理装置的构成的简要。图13中 作为第一处理部访问的处理部虽然仅图示了第二处理部，但亦可构成为第一处理部对多个 处理部进行访问。此外，图13中，对与图1相同的部分标记同一符号，并适当省略说明。第一变形例中的信息处理装置900包括第一处理部950、辅助处理部960、第二处 理部200。信息处理装置900与本实施方式的信息处理装置10的不同点在于，第一处理部 950能够按每一个访问对象的地址空间使访问控制信号的种类不同。即，第一处理部950能 够输出与芯片选择信号对应的可读取信号及可写入信号，辅助处理部960能够根据与被置 为有效的芯片选择信号对应的可读取信号或可写入信号，对第二处理部200生成访问控制 信号。第一变形例中的第一处理部950，在使能信号生成部中，将与芯片选择信号对应的 可读取信号或可写入信号置为有效。之后，第一变形例中的辅助处理部960向可读取信号 生成部及可写入信号生成部输入来自第一处理部950的多个可读取信号或多个可写入信 号，并根据译码器的译码结果对第二处理部200输出访问控制信号。例如，第一访问方法 中，第一处理部950按照图7及图8中所说明的时间输出第一芯片选择信号CSl和与之对 应的访问控制信号，第二访问方法中，第一处理部950按照图9及图10中所说明的时间输 出第二芯片选择信号CS2和与之对应的访问控制信号。此外，第一变形例中，虽然使访问控 制信号的种类及时间根据访问方法而不同，但亦可仅使访问控制信号的种类根据访问方法 而不同。如上述说明的那样，根据本实施方式的第一变形例，当使访问方法不同时，由于至 少使访问控制信号的种类不同，因此与本实施方式相同，能够高速地切换访问方法来对第 二处理部200进行访问。图14中示出本实施方式的第二变形例中的信息处理装置的构成的简要。图14中， 作为第一处理部访问的处理部虽然仅图示了第二处理部，但亦可构成为第一处理部对多个 处理部进行访问。此外，图14中，对与图1相同的部分标记同一符号，并适当省略说明。第二变形例中的信息处理装置1000包括第一处理部100、第二处理部1020和辅助 处理部1030。信息处理装置1000与本实施方式的信息处理装置10的不同点在于，辅助处 理部1030能够按每一个访问对象的地址空间使访问控制信号的种类不同。即，辅助处理部 1030能够输出与来自第一处理部100的芯片选择信号对应的可读取信号及可写入信号，第 二处理部1020根据与各芯片选择信号对应的可读取信号或可写入信号被访问。第二变形例中的辅助处理部1030，在可读取信号生成部中，生成与芯片选择信号 对应的多个可读取信号，在可写入信号生成部中，生成与芯片选择信号对应的多个可写入信号。之后，向第二变形例中的第二处理部1020输入来自辅助处理部1030的多个可读取 信号或多个可写入信号，并根据与芯片选择信号对应的可读取信号或可写入信号，与该芯 片选择信号对应的资源被访问。例如，第一访问方法中，辅助处理部1030按照图7及图8中 所说明的时间输出第一芯片选择信号CSl和与之对应的访问控制信号，第二访问方法中， 辅助处理部1030按照图9及图10中所说明的时间输出第二芯片选择信号CS2和与之对应 的访问控制信号。此外，第二变形例中，虽然使访问控制信号的种类及时间根据访问方法而 不同，但亦可仅使访问控制信号的种类根据访问方法而不同。如上述说明的那样，根据本实施方式的第二变形例，当使访问方法不同时，由于至 少使访问控制信号的种类不同，因此与本实施方式相同，能够高速地切换访问方法来对第 二处理部进行访问。此外，第一变形例中的信息处理装置900或第二变形例中的信息处理装置1000与 本实施方式相同，当然也可以搭载在作为图像数据转送控制部510在图11中示出的投影仪 500 上。以上，虽然基于上述的实施方式或其变形例对本发明涉及的信息处理装置、图像 显示装置及信息处理方法等进行了说明，但本发明并不局限于上述的实施方式或其变形 例，只要在不脱离其主旨的范围内能够在多种方式中得到实施，例如还可以进行下述的变 形。(1)上述的实施方式或该变形例中，虽然以本发明涉及的信息处理装置进行串行 /并行变换或并行/串行变换的构成为例进行了说明，但本发明并不局限于此。(2)上述的实施方式或其变形例中，主要对第一处理部向辅助处理部或第二处理 部的1个处理部输出2种芯片选择信号的例子进行了说明，但本发明并不局限于此，还可以 使第一处理部对1个处理部输出3种以上的芯片选择信号。(3)上述的实施方式或其变形例中，虽然对利用第一访问方法和第二访问方法使 访问控制信号的种类及时间不同的例子进行了说明，但本发明并不局限于此。(4)上述的实施方式或其变形例中，虽然对第二处理部所具有的控制寄存器及数 据缓冲器的访问方法不同的例子进行了说明，但本发明并不局限于此，也可以应用在第二 处理部包括多个功能，按每一个功能使访问方法不同的构成中。(5)上述的实施方式或其变形例中，虽然作为图像显示装置以投影仪为例进行了 说明，但本发明并不局限于此。本发明涉及的图像显示装置可以普遍应用在液晶显示装置、 等离子显示装置、有机EL显示装置等进行图像显示的装置中。(6)上述的实施方式或其变形例中，作为光调制部(光调制元件)虽然以使用采 用了透过型的液晶面板的光阀的情况进行了说明，但本发明并不局限于此。作为光调制元 件，亦可采用例如 DLP (Digital LightProcessing)(注册商标)、LC0S (Liquid Crystal On Silicon)等。(7)上述的实施方式或其变形例中，作为光调制部，虽然以使用了所谓的3板式的 透过型的液晶面板的光阀为例进行了说明，但亦可采用使用了单板式的液晶面板、2板或4 板式以上的透过型的液晶面板的光阀。
权利要求
一种信息处理装置，其特征在于，包括第一处理部，其根据访问的地址空间将第一芯片选择信号或第二芯片选择信号置为有效；第二处理部，其构成为能够由上述第一处理部利用第一访问方法或第二访问方法进行访问，在将上述第一芯片选择信号置为有效时，上述第一处理部利用上述第一访问方法对上述第二处理部进行访问，在将上述第二芯片选择信号置为有效时，上述第一处理部利用上述第二访问方法对上述第二处理部进行访问。
2.根据权利要求1所述的信息处理装置，其特征在于，上述第二处理部包括控制寄存器，其构成为能够由上述第一处理部进行访问；数据 缓冲器，其构成为能够由上述第一处理部进行访问，在将上述第一芯片选择信号置为有效时，上述第一处理部对上述控制寄存器进行寄存 器访问，在将上述第二芯片选择信号置为有效时，上述第一处理部对上述数据缓冲器进行反复 指定连续的地址来进行访问的数据块访问。
3.根据权利要求2所述的信息处理装置，其特征在于，上述第二处理部包括主控制器，其具有分别与串行总线连接的多个接口电路；调停 器，其对上述控制寄存器、上述数据缓冲器及上述主控制器的读取数据或写入数据的转送 进行调停，上述数据缓冲器，对经由与构成上述多个接口电路的各接口电路连接的串行总线转送 的数据进行缓冲，对经由与上述多个接口电路中的被上述调停器调停过的接口电路连接的串行总线转 送来的转送数据，进行串行/并行变换或并行/串行变换。
4.根据权利要求1 3中任意一项所述的信息处理装置，其特征在于，具有辅助处理部，该辅助处理部具有译码器，该译码器对上述第一芯片选择信号、上述 第二芯片选择信号及与上述第一处理部所访问的地址空间对应的地址进行译码，上述辅助处理部根据上述译码器的译码结果选择上述第二处理部。
5.根据权利要求4所述的信息处理装置，其特征在于，上述辅助处理部，根据上述译码器的译码结果，使利用上述第一访问方法输出给上述 第二处理部的访问控制信号的变化时刻、与利用上述第二访问方法输出给上述第二处理部 的访问控制信号的变化时刻不同。
6.根据权利要求4所述的信息处理装置，其特征在于，根据上述译码器的译码结果，使 上述第一访问方法中所使用的访问控制信号的种类和上述第二访问方法中所使用的访问 控制信号的种类不同。
7.一种图像显示装置，其根据图像数据来显示图像，该图像显示装置的特征在于，包括权利要求6所述的信息处理装置，经由与上述第二处理部连接的器件以串行数据的 形式对该信息处理装置输入图像数据，该信息处理装置将变换成并行数据后的图像数据输 出；图像处理部，其对来自上述信息处理装置的图像数据进行图像处理； 图像显示部，其根据由上述图像处理部对图像进行处理后的图像数据来显示图像。
8. 一种信息处理方法，是具有第一处理部和由上述第一处理部访问的第二处理部的信 息处理装置的信息处理方法，其特征在于， 包括下述步骤上述第一处理部根据访问的地址空间将第一芯片选择信号或第二芯片选择信号置为 有效的芯片选择信号输出步骤；和上述第一处理部利用与在上述芯片选择信号输出步骤中被置为有效的芯片选择信号 对应的访问方法，对上述第二处理部进行访问的访问步骤，上述访问步骤中，上述第一处理部在将上述第一芯片选择信号置为有效时，利用第一 访问方法对上述第二处理部进行访问，在将上述第二芯片选择信号置为有效时，利用第二 访问方法对第二处理部进行访问。
全文摘要
本发明提供一种对于可利用多个访问方法进行访问的器件，能够高速地切换访问方法来进行访问控制的信息处理装置、图像显示装置及信息处理方法。信息处理装置(10)具有根据访问的地址空间将第一芯片选择信号(CS1)或第二芯片选择信号(CS2)置为有效的第一处理部(100)、以及构成为能够由第一处理部(100)利用第一访问方法或第二访问方法进行访问的第二处理部(200)，在将第一芯片选择信号(CS1)置为有效时，第一处理部(100)利用第一访问方法对第二处理部(200)进行访问，在将第二芯片选择信号(CS2)置为有效时，第一处理部(100)利用第二访问方法对第二处理部(200)进行访问。
文档编号G06F13/20GK101930415SQ20101021344
公开日2010年12月29日 申请日期2010年6月23日 优先权日2009年6月23日
发明者篠宫彻 申请人:精工爱普生株式会社