专利名称：通信接口的转换方法、系统及串行控制器、电视机的制作方法
技术领域：
本发明涉及电子领域，具体而言，涉及一种通信接口的转换方法、系统及串行控制 器、电视机。
背景技术：
在电子芯片领域，尤其在电视视频处理芯片设计和应用领域，目前的集成性越来 越高，不光是把视频解码功能高度集成起来，而且把CPU及控制功能都集成到了 SOC集成芯 片内部。而高的集成性又要求了外围引脚的简化简洁，而基于有些SOC集成芯片内的原有 CPU的功能相对比较简单，SOC IC内部没有串行的flash存储接口，而只有并行flash存 储接口，因而CPU对外部程序的接口也只有并行flash控制接口，使得该CPU只支持并行 flash控制器输出功能，而没有串行flash输出功能，这就导致了外围的并行flash存储接 口引脚比较多，使得具有并行flash控制器输出的SOC IC就会在封装上增加不少引脚，这 样既增加芯片的封装成本，也增加了外围应用的pcb成本。
图1是根据相关技术的CPU的并行通信接口的控制管脚示意图；图2是根据相关 技术的CPU的串行通信接口的控制管脚示意图。
通常的CPU带有并行flash的通信接口(并行通信接口)，如图1所示的并行 flash的接口，该并行通信接口端的接口包括we (写使能)、/ce (片选)>/oe (输出使能)、/ a0-a23 (24根地址线)和i/o0-i/o7 (8根数据线)，一共为35个控制管脚，可以存储16Mbyte 的数据。如图2所示的串行通信接口，该串行通信接口端的接口包括ce (片选信号)、wp (写 保护)、hold (主控信号)、si (数据输入)、so (数据输出)和elk (时钟信号)，而此串行接 口只有6根通信控制线，很明显，能够简化SOC IC的外围管脚数目。
针对上述现有技术的处理器只支持并行通信接口导致外围通信接口引脚比较多， 既增加芯片的封装成本，也增加了外围应用的pcb成本的问题，目前尚未提出有效的解决 方案。发明内容
本发明的主要目的在于提供一种通信接口的转换方法、系统及串行控制器、电视 机，以解决现有技术的处理器只支持并行通信接口导致外围通信接口引脚比较多，既增加 芯片的封装成本，也增加了外围应用的pcb成本的问题。
为了实现上述目的，根据本发明的一方面，提供了一种通信接口的转换方法。
根据本发明的通信接口的转换方法包括获取并行总线上的并行通信接口的第一 地址数据；通过串行控制器将第一地址数据锁存移位为串行总线上的第二地址数据；将第 二地址数据传输至串行通信接口。
进一步地，通过串行控制器将第一地址数据锁存移位为串行总线上的第二地址数 据包括在第一地址数据的预定位置上定义串行通信接口的命令数据；将串行通信接口的 命令数据转换为控制命令，以获取第二地址数据。
进一步地，在第一地址数据的最大空间字节的最高位上定义串行通信接口的命令 数据。
进一步地，控制命令包括以下中的任意一种命令或它们之间的任意组合控制读 工作模式命令、控制写工作模式命令、控制擦除工作模式命令、配置时钟命令、睡眠命令以 及唤醒命令。
进一步地，在将第二地址数据传输至串行通信接口之后，方法还包括根据第二地 址数据读取控制命令对应的数据；将数据通过串行控制器放置在数据总线上；处理器读取 数据总线上的数据，并释放握手信号。
进一步地，在获取并行总线上的并行通信接口的第一地址数据之前，方法还包括 对串行通信接口进行复位操作；读取串行通信接口的参数信息。
为了实现上述目的，根据本发明的另一个方面，提供了一种串行控制器。
根据本发明的串行控制器包括接收模块，用于获取并行总线上的并行通信接口 的第一地址数据；处理模块，用于将第一地址数据锁存移位为串行总线上的第二地址数据； 发送模块，用于将第二地址数据传输至串行通信接口。
进一步地，处理模块包括定义模块，用于在第一地址数据的预定位置上定义串行 通信接口的命令数据；转换模块，用于将串行通信接口的命令数据转换为控制命令，以获取 第二地址数据。
为了实现上述目的，根据本发明的另一个方面，提供了一种通信接口的转换系统。
根据本发明的通信接口的转换系统包括处理器；串行控制器，内置或者外置在 处理器上，用于获取处理器的并行总线上的并行通信接口的第一地址数据，并将第一地址 数据锁存移位为串行总线上的第二地址数据之后传输至串行通信接口，以获取对应的数 据。
为了实现上述目的，根据本发明的再一方面，提供了一种电视机。本发明的电视机 包括上述串行控制器。
为了实现上述目的，根据本发明的再一方面，提供了一种电视机。本发明的电视机 包括上述通信接口的转换系统。
通过本发明，采用获取并行总线上的并行通信接口的第一地址数据；通过串行控 制器将第一地址数据锁存移位为串行总线上的第二地址数据；将第二地址数据传输至串行 通信接口，解决了现有技术的处理器只支持并行通信接口导致外围通信接口引脚比较多， 既增加芯片的封装成本，也增加了外围应用的PCb成本的问题，进而达到了实现并行通信 接口传输的数据在串行通信接口上传输，降低芯片封装成本和外围应用的芯片成本的效^ ο
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发 明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中
图1是根据相关技术的CPU的并行通信接口的控制管脚示意图2是根据相关技术的CPU的串行通信接口的控制管脚示意图3是根据本发明实施例的通信接口的转换系统的结构示意图4是根据本发明实施例的通信接口的转换方法的流程示意图5是根据本发明实施例的串行控制器的结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相 互组合。下面将参考附图并结合实施例来详细说明本发明。
本发明提供了一种通信接口的转换系统。图3是根据本发明实施例的通信接口的 转换系统的结构示意图。如图3所示，本发明的通信接口的转换系统可以包括处理器；串 行控制器，内置或者外置在处理器上，用于获取处理器的并行总线上的并行通信接口的第 一地址数据，并将第一地址数据锁存移位为串行总线上的第二地址数据之后传输至串行通 信接口，以获取对应的数据。
本发明通过在并行flash通信接口上作扩展，在并行通信接口处扩展了一个串行 控制器，该控制器是可以将并行通信接口转为串行flash接口的适配器，在芯片中增加该 控制器后只需把串行通信接口的管脚拉出到SOC ic的外部，这样就可以减少芯片外围的引 脚数目，降低了成本。本发明实施例中的串行控制器可以内置在CPU上或者作为单独的设 备外置在CPU的外部，将在并行总线上传输的数据转换为串行总线可以传输，并且并行通 信接口也可以识别的数据，实现了设备在不改变内部并行通信接口的情况下与具有串行通 讯接口的设备之间的交互，由于引脚的减少，达到了降低设备线路的复杂度和成本。
上述实施例中可知，当Cpu对flash接口通信方式是并行总线控制的方式时，在 CPU并行总线地址数据上发出数据后，串行flash控制器可以把并行的地址数据锁存移位 为3字节串行地址，此后cpu被hold(占据)住，串行控制器把锁存的3字节数据地址传递 给串行通信接口后传输给串行flash，串行flash把读取到的数据返回给串行控制器，并把 数据按位放在并行控制器的数据总线上，然后等数据准备稳定好后放开hold握手信号，此 时cpu就采样数据端口数据，这样一个数据的传递就完成了。实现了具有并行传输接口的 CPU可以与具有串行传输接口的外部设备建立交互通信关系。
图4是根据本发明实施例的通信接口的转换方法的流程示意图。如图4所示，该 方法包括如下步骤
步骤S402，通过图3上的串行控制器来获取并行总线上的并行通信接口的第一地 址数据。
步骤S404，通过图3上的串行控制器将第一地址数据锁存移位为串行总线上的第 二地址数据。此时CPU(例如8051处理器)被占据，并行总线上的第一地址数据被转换为 串行总线上的第二地址数据。
步骤S406，将第二地址数据传输至串行通信接口。
本发明上述实施例在集成芯片内部设计一个将并行flash输出转成串行flash输 出的串行控制器，该控制器通过将并行地址数据锁存移位为串行地址数据就可以在集成芯 片的外部定义精简的串行通信引脚，这样就把并行引脚改为了串行引脚，降低了成本。
上述实施例中，在完成步骤S406之后系统成功完成将并行传输接口传输的数据 转换成串行传输接口传输的数据，此时串行传输接口将数据放置在并行传输接口控制器的 并行数据总线上，以等待CPU采样并行数据总线上的数据或者直接将数据总线上的数据回传至CPU。
本发明实施例中，通过串行控制器将第一地址数据锁存移位为串行总线上的第二 地址数据的步骤可以包括在第一地址数据的预定位置上定义串行通信接口的命令数据； 将串行通信接口的命令数据转换为控制命令，以获取第二地址数据。
其中，控制命令可以包括以下中的任意一种命令或它们之间的任意组合控制读 工作模式命令、控制写工作模式命令、控制擦除工作模式命令、配置时钟命令、睡眠命令以 及唤醒命令。
优选的，实施例中可以在第一地址数据的最大空间字节的最高位上定义串行通信 接口的命令数据。
本发明实施例中在将第二地址数据传输至串行通信接口的步骤之后，还可以包 括根据第二地址数据读取控制命令对应的数据；将数据通过串行控制器放置在数据总线 上；处理器读取数据总线上的数据，并释放握手信号。该步骤将串行通信接口读取到的数据 返回给串行控制器，并把数据按位放置在串行控制器的数据总线上，以使得8051处理器读 取该数据总线上的数据，同时释放握手信号来表示该次数据传输成功，处理器可以进行下 一步数据通讯。
以上具体就上述实施例中进行详细描述。
现有的串行flash是有多种工作方式的，因此需要不同的命令去控制改变它的工 作状态和工作模式，在使用8051处理器来控制串行flash的时候，即将实际并不一致的并 行flash的命令和串行flash的命令建立一种对应关系，使他们之间可以匹配达到可以互 相转换。本发明设计一种给串行flash传递命令的方法来实现串行通信接口的命令与并行 通信接口的命令之间的转换。由于一般的并行通信接口的空间不可能100%全部用完，此时 可以选择并行通信接口上最大空间字节的最后16个地址定义成传递命令的地址，控制方 式是对后16个地址写不同的命令数据，就代表cpu对串行flash控制器发出的命令数据， 串行flash控制器就会相应的把命令数据翻译成串行flash的控制命令传递给串行flash。
例如，协议可以设置为从地址0XFFFFF0到OX FFFFFF是属于flash控制器的寄 存器或命令的地址，不能放flash数据程序；OX FFFFFO到OX FFFFF7可读可写；OX FFFFF8 到0XFFFFFF只读，其中，OX FFFFFA manufacture ID(工厂信息)；OX FFFFF9 memory Type ID(flash的型号)；OX FFFFF8 Capacity ID (flash的容量信息)。并约定了如下六类控制 命令(采用RTL代码的表达形式)
第一类控制命令parameterRM0D_ADDR = 24' hFFFFFl ;//对地址 hFFFFFl 参量的传递。
该控制命令控制读flash的工作模式的命令，cpu对地址hFFFFFl可以写入 数据为03，ob，3b方式。即数据normal read rate (24' hFFFFFl = 03)，03为通用的读 模式；fast read rate (24' hFFFFFl = 03)，[OB 为快速读模式；and dual fast read rate (24' hFFFFFl = 3b)，3b为双线快速读模式。
第二类控制命令parameterWRIT_ADDR = 24' hFFFFF2 ;//对地址 24' hFFFFF2 参量的传递。
该控制命令表示每次写入flash数据字节大小的定义，page program写页模式地 址命令。在hFFFFF2写入数据多少即为每次写入flash空间数据的大小，数据多少表示写入数据的多少，例如，24' hFFFFF2写0时表示写入IByte数据，24' hFFFFF2写255 表示写入256BYTE数据。发完每次写地址大小的命令，系统再发初始地址就开始连续写入。 上述步骤完成后系统返回ready，配置完后可以发读命令进行整页的校验。
第三类控制命令parameterERAS_ADDR = 24' hFFFFF3 ;//对地址 24' hFFFFF2 参量的传递。
该控制命令表示sector擦除模式命令的地址。数据高3位表示sector (扇区)大 小0 :4KB ；1 :8KB ；2 :16KB ；3 :32KB ；4 :64KB ；5 :128KB ；6 :256KB ；7 :512KB。低 5 位表示连 续擦除的sector的数目，其中，0表示1个数目，31表示32个数目，发完擦除模式命令后， 直接发sector (扇区)的初始地址，电路会自动计算其余地址并自动擦除。
第四类控制命令 parameter FCLK_ADDR = 24 ‘ hFFFFF4 -J/ 对地址 24 ‘ hFFFFF2 参量的传递。
该控制命令表示配置flash时钟的频率。24' hFFFFF4分别写入0、1、2，这些数据 分别代表flash控制器工作在0 :50M时钟模式，1 :25M时钟模式，2 :12. 5M时钟模式。
第五类控制命令parameterDPPR_ADDR = 24' hFFFFF5 ;//对地址 24' hFFFFF2 参量的传递。
该控制命令表示深度睡眠命令，控制系统进入休眠状态。
第六类控制命令parameterRFDP_ADDR = 24' hFFFFF6 ;//对地址 24' hFFFFF2 参量的传递。
该控制命令表示写该地址可唤醒外部设备(例如flash)，并可返回设备编号(例 如FLASHID)，该命令还可以对任意读请求也可以唤醒。
上述定义的控制方法都为cpu对地址0XFFFFFX0到0XFFFFFX操作，即可写入对应 的数据命令，也可以直接读取某些地址的数据。串行flash控制模块会对相应的地址上的 命令数据翻译成串行flash的相应控制命令。
本发明上述实施例在开机上电时，即在获取并行总线上的并行通信接口的第一地 址数据之前，可以对串行通信接口进行复位操作；读取串行通信接口的参数信息。
具体的在设备上电后进行串行flash复位，本发明实施例中复位成功后模块开始 工作，串行控制器自动发出9F命令即读串行flash id的工厂型号信息(如生产厂家，容量， 支持的命令及物理特性)，然后把它保存在约定的寄存器当中，等待软件启动后读取flash id来进行相应的控制设置。其后串行控制器会发出OxOB命令给flash，同时串行控制器会 发地址0X000000给外部flash以读取flash 0X000000的命令数据，然后该控制器把读取 后的数据放到并行flash的数据接口上等待cpu获取第一条指令的数据。
需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的 计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不 同于此处的顺序执行所示出或描述的步骤。
图5是根据本发明实施例的串行控制器的结构示意图。如图5所示，该串行控制 器包括接收模块51、处理模块53、发送模块55。
其中，接收模块51，用于获取并行总线上的并行通信接口的第一地址数据；处理 模块53，用于将第一地址数据锁存移位为串行总线上的第二地址数据；发送模块55，用于 将第二地址数据传输至串行通信接口。
本发明上述实施例Cpu对flaSh接口通信方式是并行总线控制的方式，当Cpu在并行总线地址数据上发出数据后，串行控制器的处理模块53需要把并行的地址数据锁存移位为3字节串行地址，此后CPU被h。ld(占据)住，串行控制器把锁存的3字节数据地址通过发送模块55传递给串行通信接口，完成了并行通信接口与串行通信接口之间的转换，串行通信接口可以把读取到的数据返回给串行flaSh控制器，并把数据按位放在串行控制器的数据总线上此时Cpu就采样数据端口数据，这样一个数据的传递就完成了。
优选的，该实施例中的处理模块53可以包括定义模块53l和转换模块533。
其中，定义模块53l，用于在第一地址数据的预定位置上定义串行通信接口的命令数据；转换模块533，用于将串行通信接口的命令数据转换为控制命令，以获取第二地址数据。
如图3至5所示的实施例中，在集成芯片工C内部使用[TL代码定义串行控制器的端口输入输出，该控制器端口模块化的定义如下
／／转化后的串行flaSh控制器的端口信号
C。[e—t。p U—C。[e—t。p
([o070]．．．．．．
]．[St mCu flaSh([St mCu flaSh)，[o072]．flaSh Clk(flaSY Clk)，[o073]．flaSh Clk inV(flaSh Clk inV)，
．Spi Clk Sel(Spi Clk Sel)，[o075]．flaSh Si inte[(Spif Si)，[o076]．flaSh S。Si(flaSh S。Si)，
．flaSh S。
inte[(flaSh S。
inte[)，[o078]．flaSh Ce inte[(Spif SS)，[o079]．flaSh Si。。en(flaSh Si。。en)，
] ．．．．．．
)；
本发明提供了一种电视机，该电视机包括上述串行控制器。
本发明还提供了一种电视机，该电视机包括上述通信接口的转换系统。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成多个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技 术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种通信接口的转换方法，其特征在于，包括 获取并行总线上的并行通信接口的第一地址数据；通过串行控制器将所述第一地址数据锁存移位为串行总线上的第二地址数据； 将所述第二地址数据传输至串行通信接口。
2.根据权利要求1所述的方法，其特征在于，通过串行控制器将所述第一地址数据锁 存移位为串行总线上的第二地址数据包括在所述第一地址数据的预定位置上定义所述串行通信接口的命令数据； 将所述串行通信接口的命令数据转换为控制命令，以获取所述第二地址数据。
3.根据权利要求2所述的方法，其特征在于，在所述第一地址数据的最大空间字节的 最高位上定义所述串行通信接口的命令数据。
4.根据权利要求2或3所述的方法，其特征在于，所述控制命令包括以下中的任意一种 命令或它们之间的任意组合控制读工作模式命令、控制写工作模式命令、控制擦除工作模 式命令、配置时钟命令、睡眠命令以及唤醒命令。
5.根据权利要求4所述的方法，其特征在于，在将所述第二地址数据传输至串行通信 接口之后，所述方法还包括根据所述第二地址数据读取所述控制命令对应的数据； 将所述数据通过所述串行控制器放置在数据总线上； 处理器读取所述数据总线上的所述数据，并释放握手信号。
6.根据权利要求1所述的方法，其特征在于，在获取并行总线上的并行通信接口的第 一地址数据之前，所述方法还包括对所述串行通信接口进行复位操作； 读取所述串行通信接口的参数信息。
7.—种串行控制器，其特征在于，包括接收模块，用于获取并行总线上的并行通信接口的第一地址数据； 处理模块，用于将所述第一地址数据锁存移位为串行总线上的第二地址数据； 发送模块，用于将所述第二地址数据传输至串行通信接口。
8.根据权利要求的7所述的串行控制器，其特征在于，所述处理模块包括定义模块，用于在所述第一地址数据的预定位置上定义所述串行通信接口的命令数据；转换模块，用于将所述串行通信接口的命令数据转换为控制命令，以获取所述第二地 址数据。
9.一种通信接口的转换系统，其特征在于，包括 处理器；串行控制器，内置或者外置在所述处理器上，用于获取所述处理器的并行总线上的并 行通信接口的第一地址数据，并将所述第一地址数据锁存移位为串行总线上的第二地址数 据之后传输至串行通信接口，以获取对应的数据。
10.一种电视机，其特征在于，包括权利要求7或8所述的串行控制器。
11.一种电视机，其特征在于，包括权利要求9所述的通信接口的转换系统。
全文摘要
本发明公开了一种通信接口的转换方法、系统及串行控制器、电视机，其中，该方法包括获取并行总线上的并行通信接口的第一地址数据；通过串行控制器将第一地址数据锁存移位为串行总线上的第二地址数据；将第二地址数据传输至串行通信接口。通过本发明，能够实现并行通信接口传输的数据在串行通信接口上传输，降低芯片封装成本和外围应用的芯片成本。
文档编号G06F13/42GK102033846SQ20101060197
公开日2011年4月27日 申请日期2010年12月22日 优先权日2010年11月25日
发明者肖龙光 申请人:青岛海信信芯科技有限公司