专利名称：中央处理器访问外部存储设备的实现电路的制作方法
技术领域：
本实用新型涉及电子电路领域，尤其涉及一种中央处理器访问外部存储设备的实 现电路。
背景技术：
在很多嵌入式电路设计中，都涉及到中央处理器对外部存储设备进行访问。在很 多情况下，中央处理器没有独立的地址总线和数据总线，仅具有有限的几个数据端口，而现 在常用的外部存储设备的地址总线的位数高于中央处理器的数据端口的位数，例如中央 处理器的数据端口的数量小于16位，而外部存储设备具有16位地址总线。在这种情况下，中央处理器访问外部存储设备时，中央处理器的寻址空间受到了 限制，很大程度上降低了外部存储设备的存储容量和利用率。
实用新型内容本实用新型提供一种中央处理器访问外部存储设备的实现电路，用以实现有效地 扩展中央处理器的寻址空间，提高外部存储设备的存储容量和利用率。本实用新型提供一种中央处理器访问外部存储设备的实现电路，包括中央处理器，包括M位数据端口和N位锁存控制端口，其中，M为大于或等于1的 自然数，N为大于或等于2的自然数；数据锁存器，包括N*M位数据输入端口、N*M位数据输出端口、N位锁存使能端口和 N位输出使能端口，所述N*M位数据输入端口均分为N组数据输入端口，每组数据输入端口 与所述中央处理器的M位数据接口 一一对应连接，所述N位锁存使能端口与所述中央处理 器的N位锁存控制端口 一一对应连接，所述N位输出使能端口设置为永久有效的状态；外部存储设备，包括N*M位地址总线和M位数据总线，所述N*M位地址总线与所述 数据锁存器的N*M位数据输出端口一一对应连接，所述M位数据总线与所述中央处理器的 M位数据端口一一对应连接。在本实实用新型中，中央处理器将M位数据端口分时复用为地址总线和数据总 线，中央处理器的M位数据端口可访问的外部存储设备的地址空间为N*M位，解决了现有技 术中数据端口较少的中央处理器芯片对外部存储设备访问空间的限制，扩展了中央处理器 的寻址空间，提高了外部存储设备的存储容量和利用率。
图1为本实用新型中央处理器访问外部存储设备的实现电路第一实施例的电路 结构示意图；图2为本实用新型中央处理器访问外部存储设备的实现电路第二实施例的电路 结构示意图。
具体实施方式
下面结合说明书附图和具体实施方式
对本实用新型作进一步的描述。中央处理器访问外部存储设备的实现电路第一实施例如图1所示，为本实用新型中央处理器访问外部存储设备的实现电路第一实施例 的电路结构示意图，可以包括中央处理器11、数据锁存器12和外部存储设备13。中央处理器11包括M位数据端口和N位锁存控制端口，其中，M为大于或等于1的 自然数，N为大于或等于2的自然数。数据锁存器12包括N*M位数据输入端口、N*M位数据输出端口、N位锁存使能端口 和N位输出使能端口。N*M位数据输入端口均分为N组数据输入端口，每组数据输入端口与 中央处理器的M位数据接口一一对应连接。N位锁存使能端口与中央处理器的N位锁存控 制端口一一对应连接。外部存储设备13包括N*M位地址总线和M位数据总线，N*M位地址总线与数据锁 存器的N*M位数据输出端口一一对应连接，M位数据总线与中央处理器的M位数据端口一一 对应连接。数据锁存器12的工作原理是N*M位数据输出端口也均分为N组数据输出端口， 1组数据输出端口与1组数据输入端口对应，1位锁存使能端口和1位输出使能端口控制1 组数据输入端口和与1组数据输出端口，当1位锁存使能端口和1位输出使能端口均有效 时，受控的1组数据输出端口将该组数据输出端口对应的数据输入端口所接收的数据输出 去，且当该位锁存使能信号失效时，该组数据输出端口还能保持输出的数据。在本实施例中，假设中央处理器11将寻址的地址从高位到低位分为均分为N段: addr[N]、addr[N-l]. . ·、addr [1]，每段包括M位。中央处理器11的锁存控制端口为LC[N]、 LC[N-1].. ·、LC[1]。数据锁存器12的锁存使能端口为LE[N],LE[N-1].. ·、LE[1]。数据锁 存器12的输出使能端口为OE[N] ,0Ε[Ν-1].. ·、0E[1]。数据锁存器12的N组数据输入端口 为 Ip [N]、Ip [N-l]. . .、Ip [1]。数据锁存器 12 的 N 组数据输出端 口为 Op [N]、Op [N-l]...、 Op [1]。锁存使能端口 LE [N]和输出使能端口 OE [N]控制Ip [N]和Op [N]，锁存使能端口 LE[N-1]和输出使能端口 OE [N-l]控制Ip [N-l]和Op [N-1]，以此类推，锁存使能端口 LE [1] 和输出使能端口 0E[1]控制Ip[l]和Op[1]。在本实施例中，数据锁存器12的输出使能端 口 OE [N], 0E[N-1]..., OE [1]被设置为永久有效，例如输出使能端口 OE [N]、OE [N—1]…、 OE[1]接地时为有效。图1所示电路的工作过程如下步骤a 中央处理器11将锁存控制端口 LC[N]设置为有效，数据锁存器12的锁存 使能端口为LE [N]被设置为有效；步骤b 中央处理器11将M位数据端口设置为输出端口，并将addr [N]发送到该M 位数据端口上。此时，数据锁存器的Ip[N]和0ρ[Ν]将出现addr[N]；步骤c 中央处理器11将锁存控制端口 LC[N]设置为无效。由于数据锁存器12的 数据锁存作用，数据锁存器的Op [N]仍将输出addr[N]；步骤d 中央处理器11将锁存控制端口 LC[N_1]设置为有效，数据锁存器12的锁 存使能端口为LE[N-1]被设置为有效；步骤e:中央处理器11将addr[N-l]发送到M位数据端口上。此时，数据锁存器的 Ip[N-l]禾Π0ρ[Ν-1]将出现 addr[N-l]；步骤f 中央处理器将锁存控制端口 LC[N_1]设置为无效。由于数据锁存器12的 数据锁存作用，数据锁存器的Op[N-1]仍将输出addr[N-l]；以此类推，执行如下步骤步骤g 中央处理器11将锁存控制端口 LC[1]设置为有效，数据锁存器12的锁存 使能端口为LE [1]被设置为有效；步骤h:中央处理器11将addr[l]发送到M位数据端口上。此时，数据锁存器的 Ip [1]和 Op [1]将出现 addr[l]；步骤i 中央处理器11将锁存控制端口 LC[1]设置为无效。由于数据锁存器12的 数据锁存作用，数据锁存器12的Op [1]仍将输出addr[l]；步骤j 中央处理器11若执行读外部存储设备操作，则将M位数据端口设置为输 入端口，中央处理器11的M位数据端口即可读到外部存储设备13相应地址的数据；中央处 理器11若执行写外部存储设备操作，则先将要写入的数据发送至M位数据端口上，中央处 理器11的M位数据端口即可以将数据写入外部存储设备13的相应地址。以上步骤完成了 M位数据的读或写操作，如果要继续下一 M位数据的读写，则重新 执行步骤a-j。在本实施例中，中央处理器将M位数据端口分时复用为地址总线和数据总线，中 央处理器的M位数据端口可访问的外部存储设备的地址空间为N*M位，解决了现有技术中 数据端口较少的中央处理器芯片对外部存储设备访问空间的限制，扩展了中央处理器的寻 址空间，提高了外部存储设备的存储容量和利用率。中央处理器访问外部存储设备的实现电路第二实施例如图2所示，为本实用新型中央处理器访问外部存储设备的实现电路第二实施例 的电路结构示意图，与上一实施例的不同之处在于，在本实施例中，N = 2，M = 8，P = 2。另外，在本实施例中，外部存储设备13可以为读写存储器，中央处理器11还可以 包括读端口 R和写端口 W，外部存储设备13还可以包括读端口 R和写端口 W，中央处理器 的读端口与外部存储设备的读端口连接，中央处理器的写端口与外部存储设备的写端口连 接。可选地，外部存储设备13还可以为只读存储器，中央处理器11还可以只包括读端口 R， 外部存储设备13还可以只包括读端口 R ；外部存储设备13还可以为只写存储器，中央处理 器11还可以只包括写端口 W，外部存储设备13还可以只包括写端口 W。此外，当中央处理器需要与多个外部存储设备13进行数据交互时，中央处理器11 还包括片选端口 CS，外部存储设备13还包括片选端口 CS，中央处理器11的片选端口 CS与 外部存储设备13的片选端口连接CS。图2所示电路的工作原理如下步骤a 中央处理器11将锁存控制信号LC[2]设置为有效信号；步骤b 中央处理器11将8位数据端口设置为输出端口，并将所要访问的高8位地 址发送到该8位数据端口上。此时，数据锁存器12的高8位输出端口将出现高8位地址；步骤c 中央处理器11将锁存控制信号LC[2]设置为无效信号。由于数据锁存器 的数据锁存作用，数据锁存器12的高8位输出端口仍将出现高8位地址；步骤d 中央处理器11将锁存控制信号LC[1]设置为有效信号；[0043]步骤e 中央处理器11将所要访问的低8位地址发送到8位数据端口上。此时， 数据锁存器12的低8位输出端口将出现低8位地址信号；步骤f 中央处理器11将锁存控制信号LC[1]设置为无效信号。由于数据锁存器 的数据锁存作用，数据锁存器12的低8位输出端口仍将出现低8位地址；步骤g 中央处理器11将外部存储设备13的片选信号CS设置为有效；步骤h 中央处理器11若执行读外部存储设备操作，则将8位数据端口设置为输 入端口，并将读端口 R设置为有效，此时，中央处理器11的8位数据端口即可读到外部存储 设备13相应地址的数据；中央处理器11若执行写外部存储设备操作，则先将要写入的数据 发送至8位数据端口上，随后将写端口 W设置为有效。步骤i 中央处理器将读端口 R或写端口 W设置为无效；步骤j ；中央处理器将片选端口 CS设置为无效；以上步骤完成了一个字节(即8位)数据的读或写操作，如果要继续下一个字节 的读写，则重新执行步骤a-j。在本实施例中，中央处理器将8位数据端口分时复用为地址总线和数据总线，中 央处理器的8位数据端口可访问的外部存储设备的地址空间为16位，解决了现有技术中数 据端口较少的中央处理器芯片对外部存储设备访问空间的限制，扩展了中央处理器的寻址 空间，提高了外部存储设备的存储容量和利用率。最后应说明的是以上实施例仅用以说明本实用新型的技术方案而非限制，尽管 参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对 本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围。
权利要求1.一种中央处理器访问外部存储设备的实现电路，其特征在于，包括中央处理器，包括M位数据端口和N位锁存控制端口，其中，M为大于或等于1的自然 数，N为大于或等于2的自然数；数据锁存器，包括N*M位数据输入端口、N*M位数据输出端口、N位锁存使能端口和N位 输出使能端口，所述N*M位数据输入端口均分为N组数据输入端口，每组数据输入端口与所 述中央处理器的M位数据接口一一对应连接，所述N位锁存使能端口与所述中央处理器的 N位锁存控制端口 一一对应连接，所述N位输出使能端口设置为永久有效的状态；外部存储设备，包括N*M位地址总线和M位数据总线，所述N*M位地址总线与所述数据 锁存器的N*M位数据输出端口一一对应连接，所述M位数据总线与所述中央处理器的M位 数据端口一一对应连接。
2.根据权利要求1所述的电路，其特征在于，N= 2，M = 8。
3.根据权利要求1或2所述的电路，其特征在于，所述中央处理器还包括读端口和/ 或写端口，所述外部存储设备还包括读端口和/或写端口，所述中央处理器的读端口与所 述外部存储设备的读端口连接，所述中央处理器的写端口与所述外部存储设备的写端口连接。
4.根据权利要求1或2所述的电路，其特征在于，所述中央处理器还包括片选端口，所 述外部存储设备还包括片选端口，所述中央处理器的片选端口与所述外部存储设备的片选 端口连接。
专利摘要本实用新型涉及一种中央处理器访问外部存储设备的实现电路。该电路包括中央处理器，包括M位数据端口和N位锁存控制端口；数据锁存器，包括N*M位数据输入端口、N*M位数据输出端口、N位锁存使能端口和N位输出使能端口，N*M位数据输入端口均分为N组数据输入端口，每组数据输入端口与中央处理器的M位数据接口一一对应连接，N位锁存使能端口与中央处理器的N位锁存控制端口一一对应连接，N位输出使能端口设置为永久有效的状态；外部存储设备，包括N*M位地址总线和M位数据总线，N*M位地址总线与数据锁存器的N*M位数据输出端口一一对应连接，M位数据总线与中央处理器的M位数据端口一一对应连接。本实用新型可以有效地扩展中央处理器的寻址空间。
文档编号G06F13/16GK201917897SQ20102063722
公开日2011年8月3日 申请日期2010年11月26日 优先权日2010年11月26日
发明者冯艳, 刘天娇, 周强, 孟凡涛, 张传波, 柳鹏, 赵伟 申请人:航天信息股份有限公司