专利名称：批量图像数据的实时处理方法及系统的制作方法
技术领域：
本发明属于工控领域，涉及一种将工业现场产生的大批量串行高速图像数据进行 实时处理的方法及系统。
背景技术：
在棉花异纤分拣机中，主控制器在对大批量棉花图像数据进行实时处理的同时， 需要将整帧数据同时传送至上位机，以便调整图像设备参数，监控运行状态。然而目前，异 纤分拣机开始采用嵌入式控制器作为主控制器。遗憾地是，许多嵌入式控制器在接收每帧 图像数据后，难以进行实时处理和网络传输。这主要是由于以下原因一是嵌入式主控制器 主要是利用帧间时间进行数据处理和网络传输，而图像帧间的时间较短，因而进行实时处 理和网络传输的时间较短；二是每帧图像数据量较大，实时处理和网络传输需要花费较多 的时间。为此，目前棉花分拣机采用了抽帧的方法来解决这一问题，但这种方法不仅影响了 系统的控制性能，而且也不利于实时监控。因此，需要针对这一领域，研制大批量图像数据的实时处理电路，以便留下足够的 时间用于完成图像数据的实时处理和网络传输。目前棉花异纤分拣机中应用的工业摄像机，比如德国BASLER L304kc摄像机，在目 前使用的RGB表示方法中，每个像素的红绿蓝数据都由8位二进制数表示，总共需M位数 据，但是异纤分拣机需要进行图像处理、实时控制和网络传输，因而需要选择高档的32位 微控制器作为主控制器，32位的RAM存储器暂存一行数据，32位的SDRAM暂存一帧数据。针 对图像数据位数与存储器和微控制器位数的不匹配，在目前的处理方法中，是将32位存储 器的高8位置0，然后和M位图像数据一起进行存取处理。这种设计方法虽然简化了电路， 但在使用DMA方式将行图像数据从RAM复制到SDRAM时，由于连续寻址所以增加了 8位冗 余位，从而增加了图像数据处理和网络传输的时间。针对这种设计方法的不足，我们提出了 一种硬件电路设计方法，每接收4个M位像素点的图像数据，就将其组成3个32位数据， 然后进行存储和传输，从而减少了图像数据处理和网络传输的时间。
发明内容
本发明的目的是提供一种批量图像数据的实时处理方法及系统，以解决现有方法 及系统难以对接收的大量图像数据进行实时处理、实时控制和网络传输的问题。为实现上述目的，本发明的批量图像数据的实时处理系统包括
信号转换模块，用于将来自于工业现场的高速串行图像数据转换为观位TTL/C0MS电 平信号；
1个M位缓冲器，用于缓冲M位并行的图像数据；
4个M位锁存器，用于锁存1组图像信号，以便按组进行处理；其中每个M位锁存器 用于锁存每个像素的M位数据信号；
3个32位锁存器，用于锁存每组像素的96位数据信号；3个32位缓冲器，用于控制32位图像数据向双端口 SRAM的写入； 分频器和3个延时器，用于获得所需的时钟信号； 1个10位计数器，用于获得双端口 SRAM的低10位地址信号； 1个32位双端口 SRAM，分成上下半区，上下半区都可以存储1行图像数据； 1个32位嵌入式控制器，用于读取32位双端口 SRAM中的数据并对数据进行处理； 1个SDRAM，用于暂存1帧图像数据；
所述信号转换模块输出的M位图像数据输入M位缓冲器中，该M位缓冲器的输出端 分别连入4个M位锁存器的输入端，该4个M位锁存器的输出端分别对应连入3个32位 锁存器的输入端，该3个32位锁存器的输出端分别对应连入3个32位缓冲器的输入端，该 3个32位缓冲器的输出端均连入32位双端口 SRAM的左数据端口，该32位双端口 SRAM的 输出端连入嵌入式控制器的输入端，该嵌入式控制器的输出端与SDRAM的输入端相连；所 述信号转换模块输出的像素时钟和帧、行有效信号分别输入分频器中，该分频器的输出端 分别连入3个延时器的输入端，一延时器的输出端连入10位计数器的输入端，该10位计数 器的输出端连入32位双端口 SRAM的左地址端口。进一步的，系统还包括1位计数器，用于获得双端口 SRAM的第10位地址信号，该 1位计数器的输入端连有帧、行有效信号，输出端连入32位双端口 SRAM的输入端。进一步的，所述3个延时器分别为第一、第二、第三延时器，所述分频器的输出分 别连入第一、第二延时器，第一延时器的输出分别连入4个M位锁存器，所述第二延时器的 输出分别连入3个32位锁存器的输入端，所述第二延时器的输出经过与门、或门处理后连 入第三延时器的输入端，该第三延时器的输出连入10位计数器的输入端。进一步的，所述该4个M位锁存器为第一、二、三、四锁存器，所述3个32位锁存 器为第一、二、三锁存器，所述4个M位锁存器的输出端分别对应连入3个32位锁存器的 输入端是指第一 M位锁存器的输出端连入第一 32位锁存器的输入端，第二 M位锁存器的 输出端分别连入第一、二 32位锁存器的输入端，第三M位锁存器的输出端连入第二、三32 位锁存器的输入端，第四M位锁存器的输出端连入第三32位锁存器的输入端。本发明的利用实时处理系统进行批量图像数据实时处理的方法包括以下步骤
(1)信号转换模块将来自于工业现场的图像数据和同步信号转换为观位TTL/C0MS电 平信号，从而同时获得帧、行有效信号、像素时钟和M位并行图像数据；
(2)当检测到帧、行有效信号同时存在时，对像素时钟进行分频和延时，产生锁存器锁 存信号，缓冲器使能信号和计数器计数脉冲；当检测到帧、行有效信号存在，但是行有效信 号结束时，1位计数器工作，改变SRAM的第10位地址，返回第(1)步；当未检测到帧有效信 号或帧有效信号结束或没有检测到行有效信号时，返回第(1)步；
(3)24位缓冲器缓冲经过信号转换模块的M位图像数据，每四个像素为一组，当4个 像素点的M位数据到来时，利用锁存信号，顺次使用4个M位锁存器锁存每组中四个像素 点的M位信号；
(4)利用锁存信号，顺次使用3个32位锁存器锁存每组中各像素点的M位信号；
(5)利用缓冲器使能信号，顺次将3个32位锁存器输出的数据缓存至3个32位缓冲器
中；
(6)将计数器计数脉冲的输出作为32位双端口SRAM的左端口地址输入，将3个32位缓冲器的输出作为32位双端口 SRAM的左端口数据输入，从而将3个32位缓冲器的输出写 入双端口 SRAM中；
(7)重复步骤(1)到(6)，直到将一行数据全部写入32位双端口SRAM中；
(8)32位嵌入式控制器以DMA方式从32位双端口SRAM中读取数据，存至32位SDRAM 中，以便组成一帧数据进行处理。进一步的，所述步骤(2)中锁存器锁存信号的获得是指，一旦检测到有效的帧有效 信号和行有效信号，即对像素时钟进行分频和延时，获得延时O像素周期的4分频时钟、延 时1像素周期的4分频时钟、延时2像素周期的4分频时钟和延时3像素周期的4分频时 钟分别顺次作为4个M位锁存器的锁存信号；获得延时1. 5像素周期的4分频时钟、延时 2. 5像素周期的4分频时钟和延时3. 5像素周期的4分频时钟作为3个32位锁存器的锁存 信号；同时将延时1. 5像素周期的4分频时钟、延时2. 5像素周期的4分频时钟和延时3. 5 像素周期的4分频时钟通过优先编码器，其三个输出分别作为这3个32位缓冲器的使能 信号；通过与门将延时2. 5像素周期和延时3. 5像素周期的4分频时钟分别与像素时钟相 与，获得两个在四倍像素周期内有两个上升沿的的脉冲信号，将以上两个相与信号的输出 相或，获得在在四倍像素周期内有三个上升沿的的脉冲信号，并延时0.5像素周期作为10 位计数器的输入，从而获得计数器计数脉冲。进一步的，所述步骤(3)中4个M位锁存器锁存每组中四个像素点的M位信号 具体是，当第一个像素点的M位数据到来时，利用延时0像素周期的4分频时钟作为锁存 信号，使用第一 M位锁存器锁存该像素点的M位信号；当第二个像素点的M位数据到来 时，利用延时1像素周期的4分频时钟作为锁存信号，使用第二 M位锁存器锁存该像素点 的M位信号；当第三个像素点的M位数据到来时，利用延时2像素周期的4分频时钟作为 锁存信号，使用第三M位锁存器锁存该像素点的M位信号；当第四个像素点的M位数据 到来时，利用延时3像素周期的4分频时钟作为锁存信号，使用第四M位锁存器锁存该像 素点的M位信号。进一步的，所述步骤(4)中使用3个32位锁存器锁存每组中各像素点的M位信号 是指，当两个M位锁存器锁存了第一和第二个像素点数据后，使用32位锁存器利用延时时 1. 5像素周期的4分频时钟信号锁存第一个像素的M位有效数据和第二个像素的低8位有 效数据；当两个M位锁存器锁存了第二和第三个像素点数据后，使用另一个32位锁存器 利用延时时2. 5像素周期的4分频时钟信号锁存第二个像素的高16位有效数据和第三个 像素的低16位有效数据；当两个M位锁存器锁存了第三和第四个像素点数据后，使用另 一个32位锁存器利用延时时3. 5像素周期的4分频时钟信号锁存第三个像素的高8位有 效数据和第四个像素的M位有效数据。进一步的，所述步骤(8)中嵌入式控制器从32位双端口 SRAM中读取数据具体是 指，32位双端口 SRAM寻址范围为2k，等分上下半区，使上下半区均可容纳一行图像数据；1 位计数器的输入为行有效信号，输出作为32位双端口 SRAM的第10位地址，以决定数据是 写入上半区还是下半区；嵌入式控制器通过对行有效信号的上升沿进行计数，以决定从上 半区还是下半区取数；一旦上半区或下半区写入一行数据，则32位嵌入式控制器可以从32 位双端口 SRAM的右端口取出数据，暂存入SDRAM中。进一步的，嵌入式控制器从上半区取数时，系统自动向SRAM下半区写入下一行数据；嵌入式控制器从下半区取数时，系统自动向SRAM上半区写入下一行数据；一旦嵌入式 控制器检测到帧有效信号结束，立即对该帧进行数据处理和网络传输。本发明的批量图像数据实时处理方法及系统，通过硬件电路重新组合像素点的M 位数据，避免了在32位存储器中增加高8位的冗余数据，减少了每帧图像的数据处理量，大 大地提高了批量图像处理的效率，实现了批量图像数据的实时处理；通过减少现有设备中 嵌入式控制器进行图像数据处理和网络传输的时间，从而保证控制器有足够的时间完成图 像数据的网络传输和实时控制。
图1是本发明的系统原理图； 图2是本发明的方法流程图。
具体实施例方式将批量图像数据的实时处理系统和方法用于棉花异纤分拣机中，具体实施例如 下
批量图像数据的实时处理系统原理如图1所示，该系统主要包括 信号转换模块，用于将来自于工业现场的高速串行图像数据转换为观位1"11/0)1^电 平信号；
1个M位缓冲器，用于缓冲M位并行的图像数据；
第一、二、三、四M位锁存器即分别为对位锁存器1、2、3、4，用于锁存1组图像信号，以 便按组进行处理；其中每个M位锁存器用于锁存每个像素的M位数据信号；
第一、二、三32位锁存器即分别为32位锁存器1、2、3，用于锁存每组像素的96位数据
信号；
第一、二、三32位缓冲器即分别为32位缓冲器1、2、3，用于控制32位图像数据向双端 口 SRAM的写入；
分频器和3个延时器，用于获得所需的时钟信号，3个延时器分别为第一、第二、第三延 时器即分别为延时器1、2、3;
1个10位计数器，用于获得双端口 SRAM的低10位地址信号；
1个32位双端口 SRAM (Static Random Access Memory，静态随机存储器)，分成上下 半区，上下半区都可以存储1行图像数据；
1个32位嵌入式控制器，用于读取32位双端口 SRAM中的数据并对数据进行处理； 1 个 32 位 SDRAM (Synchronous Dynamic Random Access Memory,同步动态随机存储 器)，用于暂存1帧图像数据；
1位计数器，用于获得双端口 SRAM的第10位地址信号；
信号转换模块输出的M位图像数据输入M位缓冲器中，该M位缓冲器的输出端分别 连入4个M位锁存器的输入端，其中，M位锁存器1的输出端连入32位锁存器1的输入 端，24位锁存器2的输出端分别连入32位锁存器1、2的输入端，24位锁存器3的输出端连 入32位锁存器2、3的输入端，24位锁存器4的输出端连入32位锁存器3的输入端，该3个 32位锁存器的输出端分别对应连入3个32位缓冲器的输入端，该3个32位缓冲器的输出端均连入32位双端口 SRAM的左数据端口，该32位双端口 SRAM的输出端连入嵌入式控制 器的输入端，该嵌入式控制器的输出端与SDRAM的输入端相连；所述信号转换模块输出的 像素时钟和帧、行有效信号分别输入分频器中，该分频器的输出端分别连入3个延时器的 输入端，延时器3的输出端连入10位计数器的输入端，该10位计数器的输出端连入32位 双端口 SRAM的左地址端口的0-9位。1位计数器的输入端连有帧、行有效信号，输出端连入32位双端口 SRAM的输入端。分频器的输出分别连入延时器1、2，延时器1的输出分别连入4个对位锁存器，延 时器2的输出分别连入3个32位锁存器的输入端，延时器2的输出经过与门、或门处理后 连入延时器3的输入端，该延时器3的输出连入10位计数器的输入端。基于以上批量图像数据的实时处理系统进行的实时处理方法的步骤如下
步骤1 将Camera Link总线传来的包含图像数据和同步信号的5对LVDS信号转换为 观位111/0)1^电平信号，从而同时获得帧有效信号、行有效信号、像素时钟、以及M位并行 数据。步骤2 —旦检测到有效的帧有效信号和行有效信号，即对像素时钟进行分频，获 得像素时钟的4分频；当检测到帧、行有效信号同时存在时，对像素时钟进行分频和延时， 产生锁存器锁存信号，缓冲器使能信号和计数器计数脉冲；当检测到帧、行有效信号存在， 但是行有效信号结束时，1位计数器工作，改变SRAM的第10位地址，返回第(1)步；当未检 测到帧有效信号或帧有效信号结束或没有检测到行有效信号时，返回第(1)步；
锁存器锁存信号的获得是指，使用延时器1对4分频时钟进行延时，得到延时0像素周 期的4分频时钟、延时1像素周期的4分频时钟、延时2像素周期的4分频时钟和延时3像 素周期的4分频时钟分别顺次作为4个M位锁存器的锁存信号；使用延时器2对4分频时 钟进行延时，得到延时1. 5像素周期的4分频时钟、延时2. 5像素周期的4分频时钟和延时 3. 5像素周期的4分频时钟作为3个32位锁存器的锁存信号；
同时将延时1. 5像素周期的4分频时钟、延时2. 5像素周期的4分频时钟和延时3. 5 像素周期的4分频时钟通过优先编码器，其三个输出分别作为这3个32位缓冲器的使能信 号；通过与门1将延时2. 5像素周期的4分频时钟分别和像素时钟相与，获得在四倍像素周 期内有两个上升沿的的脉冲信号；通过与门2将延时3. 5像素周期的4分频时钟和像素时 钟相与，获得在四倍像素周期内有两个上升沿的的脉冲信号；由于与门2的输出比与门1的 输出滞后一个像素周期，将两者相或后，获得在四倍像素周期内有三个上升沿的的脉冲信 号；并延时0. 5像素周期作为10位计数器的输入，从而获得计数器计数脉冲。由于德国BASLER L304kc摄像机每行有4080个像素，因此每行图像数据可以分为 1024组，每组4个像素，针对每一组数据，完成以下步骤
步骤3 对通过信号转换模块的反序列化转换获得的M位图像数据输入M位缓冲器 进行缓冲；
步骤4 当第一个像素点的M位数据到来时，利用延时0像素周期的4分频时钟作为 锁存信号，使M位锁存器1锁存该像素点的M位信号；当第二个像素点的M位数据到来 时，利用延时1像素周期的4分频时钟作为锁存信号，使M位锁存器2锁存该像素点的M 位信号；当第三个像素点的M位数据到来时，利用延时2像素周期的4分频时钟作为锁存 信号，使M位锁存器3锁存该像素点的M位信号；当第四个像素点的M位数据到来时，利用延时3像素周期的4分频时钟作为锁存信号，使M位锁存器4锁存该像素点的M位信 号；
步骤5 当M位锁存器1和M位锁存器2锁存了第一和第二个像素点数据后，32位锁 存器1利用延时时1. 5像素周期的4分频时钟信号锁存第一个像素的M位有效数据和第 二个像素的低8位有效数据；当M位锁存器2和M位锁存器3锁存了第二和第三个像素 点数据后，32位锁存器2利用延时时2. 5像素周期的4分频时钟信号锁存第二个像素的高 16位有效数据和第三个像素的低16位有效数据；当M位锁存器3和M位锁存器4锁存 了第三和第四个像素点数据后，32位锁存器3利用延时时3. 5像素周期的4分频时钟信号 锁存第三个像素的高8位有效数据和第四个像素的M位有效数据；
步骤6 将延时1. 5像素周期的4分频时钟、延时2. 5像素周期的4分频时钟和延时3. 5 像素周期的4分频时钟通过优先编码器，其三个输出分别作为32位缓冲器1、32位缓冲器 2和32位缓冲器3的使能信号，从而保证了每一时刻只有一个缓冲器使能；优先编码器的3 个输出作为或门1的输入，或门1的输出为作为32位双端口 SRAM的左端口使能信号；
步骤7 将或门2的输出延时0. 5像素周期，从而产生了合适的时钟脉冲，作为10位计 数器的输入，10位计数器的输出作为32位双端口 SRAM的左端口地址输入，32位缓冲器1、 32位缓冲器2和32位缓冲器3的输出作为32位双端口 SRAM的左端口数据输入，从而将3 个32位缓冲器的输出写入两个双端口 SRAM中；
步骤8 通过以上步骤将4个像素点的数据写入到了 32位双端口 SRAM，重复以上步骤， 就可以将一行数据全部写入32位双端口 SRAM ；
步骤9: 32位双端口 SRAM寻址范围为2k，上下半区均为lk，均可容纳一行图像数据。 1位计数器的输入为行有效信号，输出作为32位双端口 SRAM的第10位地址，从而决定了数 据是写入上半区还是下半区；
步骤10: 32位嵌入式控制器通过对行有效信号的上升沿进行计数，以决定从上半区 还是下半区取数。一旦上半区或下半区写入一行数据，则32位嵌入式控制器可以从32位 双端口 SRAM的右端口取出数据，暂存入其外围的SDRAM中；
步骤11: 32位嵌入式控制器从上半区取数时，系统自动向SRAM下半区写入下一行数 据。32位嵌入式控制器从下半区取数时，系统自动向SRAM上半区写入下一行数据。一旦 32位嵌入式控制器检测到帧有效信号结束，立即对该帧进行数据处理和网络传输。通过以上步骤，32位嵌入式控制器将没有冗余数据位的整帧图像数据存储到了各 自的外围SDRAM中，相比于现有将高8位置零的图像数据存储方式，减少了 1/4的传输时 间，从而使32位嵌入式控制器有更多的时间进行数据的实时处理和网络传输。图2是本发明实施例的数据流程图，详述如下
在步骤201中，通过信号转换，将Camera Link总线传来的包含图像数据和同步信号的 5对LVDS信号转换为28位TTL/C0MS电平信号；
在步骤202中，同时获得帧有效信号、行有效信号、像素时钟、以及M位并行数据；； 在步骤203中，判断是否收到帧有效信号，如果收到，执行到步骤204，否则转到步骤
202 ；
在步骤204中，判断帧有效信号是否结束，如果结束，执行步骤202，否则转到步骤
205 ；
10在步骤205中，判断是否收到行有效信号，如果收到，执行步骤206和207，否则转到步 骤 202 ；
在步骤206中，利用分频器、延时器、优先编码器、与门和或门产生系统所需的锁存器 锁存信号，缓冲器使能信号，计数器计数脉冲；
在步骤207中，判断行有效信号是否结束，如果没有结束，执行步骤209，否则转到步骤 202并执行步骤208 ；
在步骤208中，1位二进制计数器对行有有效信号计数，从而改变了 SRAM的第10位地 址，即决定数据是存储在SRAM的上半区还是下半区；
在步骤209到步骤212中，由于4个像素被组成1组，这四个步骤是将第一个像素的M 位数据锁存入M位锁存器1，将第二个像素的M位数据锁存入M位锁存器2，将第三个像 素的M位数据锁存入M位锁存器3，将第四个像素的M位数据锁存入M位锁存器4 ；
在步骤213到步骤215中，将第一个像素的M位有效数据和第二个像素的低8位有效 数据锁存入32位锁存器1，将第二个像素的高16位有效数据和第三个像素的低16位有效 数据锁存入32位锁存器2，将第三个像素的高8位有效数据和第三个像素的M位有效数据 锁存入32位锁存器3 ；
在步骤216到步骤218中，先后打开32位缓冲器1、32位缓冲器2和32位缓冲器3， 将4个像素的数据写入双端口 SRAM的12个地址中。由于32位位嵌入式控制器多是按字 节寻址，因而每写完32位数据，地址需要加4。
权利要求
1.批量图像数据的实时处理系统，其特征在于，该系统包括信号转换模块，用于将来自于工业现场的高速串行图像数据转换为观位TTL/C0MS电 平信号；1个M位缓冲器，用于缓冲M位并行的图像数据；4个M位锁存器，用于锁存1组图像信号，以便按组进行处理；其中每个M位锁存器 用于锁存每个像素的M位数据信号；3个32位锁存器，用于锁存每组像素的96位数据信号； 3个32位缓冲器，用于控制32位图像数据向双端口 SRAM的写入； 分频器和3个延时器，用于获得所需的时钟信号； 1个10位计数器，用于获得双端口 SRAM的低10位地址信号； 1个32位双端口 SRAM，分成上下半区，上下半区都可以存储1行图像数据； 1个32位嵌入式控制器，用于读取32位双端口 SRAM中的数据并对数据进行处理； 1个32位SDRAM，用于暂存1帧图像数据；所述信号转换模块输出的M位图像数据输入M位缓冲器中，该M位缓冲器的输出 端分别连入4个M位锁存器的输入端，该4个M位锁存器的输出端分别对应连入3个32 位锁存器的输入端，该3个32位锁存器的输出端分别对应连入3个32位缓冲器的输入端， 该3个32位缓冲器的输出端均连入32位双端口 SRAM的左数据端口，该32位双端口 SRAM 的输出端连入32位嵌入式控制器的输入端，该嵌入式控制器的输出端与SDRAM的输入端相 连；所述信号转换模块输出的像素时钟和帧、行有效信号分别输入分频器中，该分频器的输 出端分别连入3个延时器的输入端，一延时器的输出端连入10位计数器的输入端，该10位 计数器的输出端连入32位双端口 SRAM的左地址端口的0-9位。
2.根据权利要求1所述的批量图像数据的实时处理系统，其特征在于系统还包括1 位计数器，用于获得双端口 SRAM的第10位地址信号，该1位计数器的输入端连有帧、行有 效信号，输出端连入32位双端口 SRAM的输入端。
3.根据权利要求1所述的批量图像数据的实时处理系统，其特征在于所述3个延时 器分别为第一、第二、第三延时器，所述分频器的输出分别连入第一、第二延时器，第一延时 器的输出分别连入4个M位锁存器，所述第二延时器的输出分别连入3个32位锁存器的 输入端，所述第二延时器的输出经过与门、或门处理后连入第三延时器的输入端，该第三延 时器的输出连入10位计数器的输入端。
4.根据权利要求1-3中任一项所述的批量图像数据的实时处理系统，其特征在于所 述该4个M位锁存器为第一、二、三、四锁存器，所述3个32位锁存器为第一、二、三锁存 器， 所述4个M位锁存器的输出端分别对应连入3个32位锁存器的输入端是指第一 M位锁 存器的输出端连入第一 32位锁存器的输入端，第二 M位锁存器的输出端分别连入第一、二 32位锁存器的输入端，第三M位锁存器的输出端连入第二、三32位锁存器的输入端，第四 24位锁存器的输出端连入第三32位锁存器的输入端。
5.利用权利要求1所述的实时处理系统进行批量图像数据实时处理的方法，其特征在 于，包括以下步骤(1)信号转换模块将来自于工业现场的图像数据和同步信号转换为观位TTL/C0MS电 平信号，从而同时获得帧、行有效信号、像素时钟和M位并行图像数据；(2)当检测到帧、行有效信号同时存在时，对像素时钟进行分频和延时，产生锁存器锁 存信号，缓冲器使能信号和计数器计数脉冲；当检测到帧、行有效信号存在，但是行有效信 号结束时，1位计数器工作，改变SRAM的第10位地址，返回第(1)步；当未检测到帧有效信 号或帧有效信号结束或没有检测到行有效信号时，返回第(1)步；(3)24位缓冲器缓冲经过信号转换模块的M位图像数据，每四个像素为一组，当4个 像素点的M位数据到来时，利用锁存信号，顺次使用4个M位锁存器锁存每组中四个像素 点的M位信号；(4)利用锁存信号，顺次使用3个32位锁存器锁存每组中各像素点的M位信号；(5)利用缓冲器使能信号，顺次将3个32位锁存器输出的数据缓存至3个32位缓冲器中；(6)将计数器计数脉冲的输出作为32位双端口SRAM的左端口地址输入，将3个32位 缓冲器的输出作为32位双端口 SRAM的左端口数据输入，从而将3个32位缓冲器的输出写 入双端口 SRAM中；(7)重复步骤(1)到(6)，直到将一行数据全部写入32位双端口SRAM中；(8)32位嵌入式控制器从32位双端口SRAM中读取数据，存至32位SDRAM中。
6.根据权利要求5所述的方法，其特征在于所述步骤(2)中锁存器锁存信号的获得 是指，一旦检测到有效的帧有效信号和行有效信号，即对像素时钟进行分频和延时，获得延 时0像素周期的4分频时钟、延时1像素周期的4分频时钟、延时2像素周期的4分频时钟 和延时3像素周期的4分频时钟分别顺次作为4个M位锁存器的锁存信号；获得延时1. 5 像素周期的4分频时钟、延时2. 5像素周期的4分频时钟和延时3. 5像素周期的4分频时 钟作为3个32位锁存器的锁存信号；同时将延时1. 5像素周期的4分频时钟、延时2. 5像 素周期的4分频时钟和延时3. 5像素周期的4分频时钟通过优先编码器，其三个输出分别 作为这3个32位缓冲器的使能信号；通过与门将延时2. 5像素周期和延时3. 5像素周期的 4分频时钟分别与像素时钟相与，获得两个在四倍像素周期内有两个上升沿的的脉冲信号， 将以上两个相与信号的输出相或，获得在在四倍像素周期内有三个上升沿的的脉冲信号， 并延时0. 5像素周期作为10位计数器的输入，从而获得计数器计数脉冲。
7.根据权利要求6所述的方法，其特征在于所述步骤(3)中4个M位锁存器锁存每 组中四个像素点的M位信号具体是，当第一个像素点的M位数据到来时，利用延时0像素 周期的4分频时钟作为锁存信号，使用第一 M位锁存器锁存该像素点的M位信号；当第 二个像素点的M位数据到来时，利用延时1像素周期的4分频时钟作为锁存信号，使用第 二 M位锁存器锁存该像素点的M位信号；当第三个像素点的M位数据到来时，利用延时 2像素周期的4分频时钟作为锁存信号，使用第三M位锁存器锁存该像素点的M位信号； 当第四个像素点的M位数据到来时，利用延时3像素周期的4分频时钟作为锁存信号，使 用第四M位锁存器锁存该像素点的M位信号。
8.根据权利要求7所述的方法，其特征在于所述步骤(4)中使用3个32位锁存器锁 存每组中各像素点的M位信号是指，当两个M位锁存器锁存了第一和第二个像素点数据 后，使用32位锁存器利用延时时1. 5像素周期的4分频时钟信号锁存第一个像素的M位 有效数据和第二个像素的低8位有效数据；当两个M位锁存器锁存了第二和第三个像素 点数据后，使用另一个32位锁存器利用延时时2. 5像素周期的4分频时钟信号锁存第二个像素的高16位有效数据和第三个像素的低16位有效数据；当两个M位锁存器锁存了第 三和第四个像素点数据后，使用另一个32位锁存器利用延时时3. 5像素周期的4分频时钟 信号锁存第三个像素的高8位有效数据和第四个像素的M位有效数据。
9.根据权利要求8所述的方法，其特征在于所述步骤(8)中嵌入式控制器从32位双 端口 SRAM中读取数据具体是指，32位双端口 SRAM寻址范围为2k，等分上下半区，使上下 半区均可容纳一行图像数据；1位计数器的输入为行有效信号，输出作为32位双端口 SRAM 的第10位地址，以决定数据是写入上半区还是下半区；嵌入式控制器通过对行有效信号的 上升沿进行计数，以决定从上半区还是下半区取数；一旦上半区或下半区写入一行数据，则 32位嵌入式控制器可以从32位双端口 SRAM的右端口取出数据，暂存入SDRAM中。
10.根据权利要求9所述的方法，其特征在于嵌入式控制器从上半区取数时，系统自 动向SRAM下半区写入下一行数据；嵌入式控制器从下半区取数时，系统自动向SRAM上半区 写入下一行数据；一旦嵌入式控制器检测到帧有效信号结束，立即对该帧进行数据处理和 网络传输。
全文摘要
本发明涉及批量图像数据的实时处理方法及系统，本发明的方法是将工业现场传输的数据进行信号转换，得到帧、行有效信号、像素时钟和24位并行图像数据；每行的图像数据按照4个像素点一组；使用4个24位锁存器锁存每组像素的4个像素点数据；使用3个32位锁存器锁存4个24位锁存器中的96位有效数据，并传给3个32位缓冲器缓存后，上传给32位双端口SRAM的左端口，最后由嵌入式控制器从SRAM右端口读出整行数据存入32位SDRAM，组成一帧图像数据后进行处理；本发明通过硬件电路重新组合像素点的24位数据，避免了在32位存储器中增加高8位的冗余数据，减少了每帧图像的数据处理量，大大地提高了批量图像处理的效率，实现了批量图像数据的实时处理。
文档编号G06T1/60GK102117478SQ20111003511
公开日2011年7月6日 申请日期2011年2月9日 优先权日2011年2月9日
发明者张松灿, 张海涛, 张聚伟, 梁云朋, 邱联奎 申请人:河南科技大学