技术总结
根据本文所公开的实施例，提供用于在分级高速缓存设计中的高速缓存之间实现高效通信的方法、系统、机制、技术和装置。例如，在一个实施例中，这种装置可以包括具有数据总线的集成电路；与数据总线可通信地接口的较低级高速缓存；与数据总线可通信地接口的较高级高速缓存；一个或多个数据缓冲器以及一个或多个非数据缓冲器。在这种实施例中，数据缓冲器与数据总线可通信地接口，并且一个或多个数据缓冲器中的每一个具有缓冲整个高速缓存线的缓冲存储器、指示相应数据缓冲器状态的一个或多个控制位以及与该整个高速缓存线相关联的地址。在这种实施例中，无数据缓冲器不能存储整个高速缓存线以及具有指示相应无数据缓冲器状态的一个或多个控制位和用于与相应无数据缓冲器相关联的高速缓存间转移线的地址。在这种实施例中，高速缓存间转移逻辑用于经由数据总线从较高级高速缓存请求高速缓存间转移线，并用于进一步将高速缓存间转移线从数据总线写入较低级高速缓存中。
技术研发人员：R·夏勒夫;Y·吉拉德;S·赖金;I·亚诺弗;S·什沃茨曼;R·萨德
受保护的技术使用者：英特尔公司
文档号码：201180066503
技术研发日：2011.12.23
技术公布日：2017.03.29