用于大整数运算的向量指令的装置和方法

用于大整数运算的向量指令的装置和方法
【专利摘要】描述了一种装置，该装置包括具有指令执行流水线的半导体芯片，该指令执行流水线具有带有各自的逻辑电路的一个或多个执行单元，用于：a)执行第一指令，该第一指令将第一输入操作数与第二输入操作数相乘并给出结果的低部分，其中第一和第二输入操作数是第一和第二输入向量的相应元素；b)执行第二指令，该第二指令将第一输入操作数与第二输入操作数相乘并给出结果的高部分，其中第一和第二输入操作数是第一和第二输入向量的相应元素；以及c)执行加法指令，其中将加法指令的相加操作的进位项记录在掩码寄存器中。
【专利说明】用于大整数运算的向量指令的装置和方法
[0001]背景【技术领域】
[0002]本发明一般地涉及计算科学，更具体地涉及用于大整数运算的向量指令的装置和方法。
【背景技术】
[0003]图1示出了在半导体芯片上用逻辑电路实现的处理核100的高级图。该处理核包括流水线101。该流水线由各自被设计成在完全执行程序代码指令所需的多步骤过程中执行特定步骤的多个级组成。这些级通常至少包括:1)指令取出和解码；2)数据取出；3)执行；4)写回。执行级对由在先前级(例如在上述步骤I))中所取出和解码的指令所标识并在另一先前级(例如在上述步骤2))中被取出的数据执行由在先前级(例如在上述步骤
I))中取出和解码的指令所标识的特定操作。被操作的数据通常是从(通用)寄存器存储空间102中取出的。在该操作完成时所创建的新数据通常也被“写回”寄存器存储空间(例如在上述级4))。
[0004]与执行级相关联的逻辑电路通常由多个“执行单元”或“功能单元” 103_1至103_N构成，这些单元各自被设计成执行其自身的唯一操作子集(例如，第一功能单元执行整数数学操作，第二功能单元执行浮点指令，第三功能单元执行从高速缓存/存储器的加载操作和/或到高速缓存/存储器的存储操作等等)。由所有这些功能单元执行的所有操作的集合与处理核100所支持的“指令集”相对应。
[0005]计算机科学领域中广泛认可两种类型的处理器架构:“标量”和“向量”。标量处理器被设计成执行对单个数据集进行操作的指令，而向量处理器被设计成执行对多个数据集进行操作的指令。图2A和2B呈现了展示标量处理器与向量处理器之间的基本差异的比较示例。
[0006]图2A示出标量AND (与)指令的示例，其中单个操作数集A和B —起进行“与”运算以产生单个(或“标量”)结果C(S卩，AB = C)。相反，图2B示出向量AND指令的示例，其中两个操作数集A/B和D/E并行地分别一起进行“与”运算以同时产生向量结果C和F(即，A.AND.B = C以及D.AND.E = F)。根据术语学，“向量”是具有多个“元素”的数据元素。例如，向量V = Q，R，S，T，U具有五个不同的元素:Q、R、S、T和U。示例性向量V的“尺寸”是
5(因为它具有5个元素)。
[0007]图1还示出向量寄存器空间104的存在，该向量寄存器空间104不同于通用寄存器空间102。具体而言，通用寄存器空间102标准地用于存储标量值。这样，当各执行单元中的任一个执行标量操作时，它们标准地使用从通用寄存器存储空间102调用的操作数(并将结果写回通用寄存器存储空间102)。相反，当各执行单元中的任一个执行向量操作时，它们标准地使用从向量寄存器空间107调用的操作数(并将结果写回向量寄存器空间107)。可类似地分配存储器的不同区域以存储标量值和向量值。[0008]还应注意，存在位于功能单元103_1到103_N的相应输入处的掩码逻辑104_1到104_N,以及位于功能单元103_1到103_N的输出处的掩码逻辑105_1到105_N。在各种实现中，实际上仅实现这些层中的一个层一不过这并非严格要求。对于采用掩码的任何指令，输入掩码逻辑104_1到104_N和/或输出掩码逻辑105_1到105_N可用于控制哪些元素被该向量指令有效地操作。在此，从掩码寄存器空间106读取掩码向量(例如与从向量寄存器存储空间107读取的输入数据向量一起)，并将该掩码向量呈现给掩码逻辑104、105层中的至少一层。
[0009]在执行向量程序代码的过程中，每一向量指令无需要求全数据字。例如，一些指令的输入向量可能仅仅是8个元素，其他指令的输入向量可能是16个元素，其他指令的输入向量可能是32个元素，等等。因此，掩码层104/105用于标识完整向量数据字中的应用于特定指令的一组元素，以在多个指令之间实现不同的向量尺寸。通常，对于每一向量指令，掩码寄存器空间106中所保持的特定掩码模式被该指令调出，从掩码寄存器空间中被取出并且被提供给掩码层104/105中的任一者或两者，以“启用”针对该特定向量操作的正确元素集合。
【专利附图】

【附图说明】
[0010]本发明是通过示例说明的，而不仅局限于各个附图的图示，在附图中，类似的参考标号表示类似的元件，其中:
[0011]图1示出指令执行流水线；
[0012]图2a和2b将标量处理与向量处理进行比较；
[0013]图3a到图3c示出两个大数字相乘的数学观点(perspective)；
[0014]图4a到4d涉及两个大数字相乘的指令集及其序列码的第一实施例；
[0015]图5a到5c涉及两个大数字相乘的指令集及其序列码的第一实施例；
[0016]图6A例示了示例性AVX指令格式；
[0017]图6B示出来自图6A的哪些字段构成完整操作码字段和基础操作字段；
[0018]图6C示出来自图6A的哪些字段构成寄存器索引字段；
[0019]图7A-7B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；
[0020]图8是示出根据本发明的实施例的示例性专用向量友好指令格式的框图；
[0021]图9是根据本发明的一个实施例的寄存器架构的框图；
[0022]图1OA是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线两者的框图；
[0023]图1OB是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图；
[0024]图1lA-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)；
[0025]图12是根据本发明的实施例的可具有超过一个的核、可具有集成的存储器控制器、并且可具有集成图形的处理器的框图；
[0026]图13是根据本发明的实施例的示例性系统的框图；[0027]图14是根据本发明的实施例的第一更具体的示例性系统的框图；
[0028]图15是根据本发明的实施例的第二更具体的示例性系统的框图；
[0029]图16是根据本发明的实施例的SoC的框图；
[0030]图17是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制指令变换成目标指令集中的二进制指令的框图。
【具体实施方式】
[0031]概览
[0032]详细描沭
[0033]图3a到图3c示出两个大数字相乘的数学观点，该两个大数字相乘构成以下进一步详细描述的向量整数指令的基础。为了简单起见，图3a中相乘的整数并非很大，而且按照以10为底数的形式(十个可能的数位O到9)而不是按照以2为底数的形式(两个可能的数位O和I)来表示。然而，它们足以呈现本文中描述的能够将以2为底数的形式的大得多的数字进行相乘的指令的相关方面。
[0034]如图3a中观察到地，被乘数B = 765与乘数A = 834相乘(301)。部分乘积302的求和按照初等数学，并且示出最终结果为63，8010。明显地，三个部分乘积302a、302b、302c可被视为类似于“右侧楼梯”结构303，其中:1)最低位的部分乘积302a对应于乘数的最低数位A[O] = 4与被乘数的所有3个数位B [2:0] = 765相乘；2)中间位的部分乘积302b相对于最低位的部分乘积302a向左移动一位，并且对应于乘数的中间数位A[l] = 3与被乘数的所有3个数位B [2:0] = 765相乘；以及3)最高位的部分乘积302c相对于中间位的部分乘积302b向左移动一位，并且对应于乘数的最高数位A[2] = 8与被乘数的所有3个数位B[2:0] = 765相乘。
[0035]这样，三个部分乘积可被表示为:1)用于最低位的部分乘积302a的A [O] [2:0]；
2)用于中间位的部分乘积302b的A[1]*B[2:0];以及3)用于最高位的部分乘积302c的A[2]*B[2:0]。
[0036]图3b示出了用于确定部分乘积的观点。具体地，也可将每个部分乘积302a、302b、302c的计算视为与以上所讨论的几乎相同的各个右侧楼梯结构。例如，可通过对三个子部分乘积304a、304b、304c求和来确定最低位的部分乘积302a。在此,第一子部分乘积304a对应于A [O] *B [O](即4*5 = 20)，第二子部分乘积304b对应于相对于第一子部分乘积304a向左移一个数位的A[O] [I](即4*6 = 24)，以及第三子部分乘积304c对应于相对于第二子部分乘积304b向左移一个数位的A[O] [2](即4*7 = 28)。
[0037]通过将各个子部分乘积按照它们的对齐来相加(如箭头305a_d所示)，确定部分乘积302a。注意，如进位项306所指示，考虑了进位项。按照如插图307和308中看到的相似方式确定余下的部分乘积302b和302c。
[0038]图3c示出流程图，其示出了根据上述原理中的某些原理的乘法方法。在存储元件S320中累加部分乘积数位。对于第一部分乘积项的递归330，将存储元件S初始化为所有数位320_1均为O。通过选择乘数中的最低数位(A[0])并将其与被乘数中的最低数位(B[O])相乘310，来确定第一部分乘积。然后将乘数中的最低数位A[0]与被乘数的下一较高数位(B[l])相乘311。两个子部分乘积的最低数位与存储元件S 320_1中其相应的(对齐的)数位相加，并重新存储在存储元件S 320_2中。将具有重叠对齐的两个子部分乘积的一对数位与存储元件S 320_1中的它们相应的(对齐的)数位相加313。将相加313的结果保持在存储兀件320_2中。
[0039]接下来将乘数中的最低数位A[0]与被乘数314中的下一较高数位(B[2])相乘314，并将其结果与子部分乘积311的最高数位以及在存储元件S中的它们相应的(对齐的)数位相加315。将相加315的结果重新存储在存储元件S 320_2中。注意，相加315产生(316) 了进位项。
[0040]因为B [2]项是被乘数中的最高数位，所以将子部分乘积314的最高数位与存储元件S中的其相应的(对齐的)数位以及进位项相加317。此时，将第一部分乘积存储在存储元件S 320_2中。本领域普通技术人员将理解，可设计乘法、对齐、加法以及存储过程的各种“内核”，根据被乘数的尺寸针对多个附加的数位位置重复这些“内核”。
[0041]在第一部分乘积被存储在存储元件320_2中的情况下，使用与过程330基本相似的过程来计算第二部分乘积A[1]*B[2:0]，并将所得的部分乘积的累加保留在存储元件S320_3中。与第一部分乘积的计算相同，对于被乘数B中的每个数位，存在与乘数项(此情况下为A[l])的相乘，其结果被正确对齐，并且将两个连续乘积的经过对齐的数位相加。第二部分乘积的计算过程的附加特征是其“右侧楼梯”结构相对于先前(第一)部分乘积的“右侧楼梯”结构向左对齐一个数位。
[0042]利用相同的方法计算第三部分乘积，并将乘法的最终结果存储在存储元件320_4中。本领域普通技术人员将认识到，虽然仅示出了三次重复(因为被乘数仅具有三个数位)，但根据被乘数的尺寸，可将上述递归过程扩展成包括更多或更少次重复。
[0043]图4a、b和5a、b涉及用于实现在半导体处理单元(例如多核CPU的处理核)中的指令集及其变型。在此，要将两个大整数值A和B相乘。在实施例中，A和B都可以是512位那么大。在又一实施例中，A和B的每个“数位”被视为整个512位结构内的64位值。因此，A和B各自可被视为8元素向量那么大，其中该向量中的每个元素表示一个数位，并且每个数位是64位。
[0044]根据该观点，部分乘积递归采取A[i]*B [7:0]的形式，其中A[i]表示被乘数A中的特定数位，且B[7:0]表示乘数B中的每个数位。如下文中更详细描述地，与以上讨论的方法类似地，通过确定i的每个值的部分乘积A [i]*B [7:0]来实现A*B的相乘，其中i表示被乘数A中的不同数位。同样与以上讨论的方法相似地，将同一部分乘积递归的对齐位以及沿同一对齐位置的从先前计算的部分乘积递归中存储的值相加到一起。通过讨论紧接着的以下示例，这些和其它特征将变得更明显。
[0045]图4a示出用于计算A[0]乘数项的部分乘积的指令序列401。在此，可将该指令序列视为针对j次递归中的每次递归来计算A[O]*B[j]的乘积，其中j = O到7(对于最大尺寸的被乘数B)。因为A[0]和B[j]项二者对应于64位数位，所以针对二者的乘积分配128位。图4a示出通过该指令序列实现的右侧楼梯情况结构。每个子部分乘积通过由64位低半部(“Lo”)和64位高半部(“Hi”)组成的128位数据结构来表示。
[0046]指令序列401依赖于一类乘法指令，该类乘法指令返回子部分乘积A[i]*B[j]项的低半部或高半部。第一指令411 VPMUL_L0计算第一子部分乘积项(Α[0]*Β[0])并将其低半部(Lo_0)返回在结果寄存器R_Lo中。与子部分乘积项不同，在寄存器S中累加部分乘积项。在此，S是向量，其中向量S中的每个元素对应于向量S中包含的累加部分乘积值中的64位数位。指令序列401对应于初始递归(即对于A[0]项的递归)，因此预先将向量S初始化为所有位均具有值O。
[0047]第二指令412通过将R_Lo的内容与S中的最低位元素/数位(S[0] = O)相加并重新存储在S中来执行对齐加法。指令411和412作为用于计算递归中的最低位值的初始的特殊序列。紧接着在下文中给出用于第一部分乘积计算的在多个j值上循环的操作420的“内核”。
[0048]第三指令413 VPMUL_HI计算第一子部分乘积项(A[0]*B[0] ；j = O)并将其高半部(Hi_0)返回在结果寄存器R_Hi中。第四指令VPMUL_L0 414计算第二子部分乘积项(A[0]*B[1] ；j = I)并将其低半部(Lo_l)返回在结果寄存器R_Lo中。第五指令415通过将R_Lo、R_Hi的内容与S中的它们相应的(对齐的)元素/数位(S[l] = O)相加并重新存储在S中来执行对齐加法。
[0049]序列413、414和415对应于可针对j = I到7循环的“内核”420。例如，继续下一 j = 2递归，第六指令416 VPMUL_HI计算第二子部分乘积项(A[0]*B[1] ；j = O)并将其高半部返回在结果寄存器R_Hi中。第七指令VP_MUL 417计算第三子部分乘积项(A[0]*B[2] ；j = 2)并将其低半部(Lo_2)返回在结果寄存器R_Lo中。第八指令418通过将R_Lo、R_Hi的内容与S中的它们相应的(对齐的)元素/数位(S[l] = O)相加并重新存储在S中来执行对齐加法。
[0050]内核可继续循环通过j = 7。在执行j = 7循环之后，已经通过元素S[7]计算了 S中的数位。完成第一部分乘积的递归的最终序列是执行最后的VPMUL_HI指令421，该VPMUL_HI指令421计算第八个子部分乘积项(A[0]*B[7] ；j = 7)并将其高半部(Hi_7)返回至R_Hi，并且执行最后的指令422，该最后的指令422执行将R_Hi的内容与S中的最高数位(S[8])的对齐相加423并将结果重新存储在S中。此时，S包含第一部分乘积。
[0051]然后可基本如上述那样计算每个后续的部分乘积。两个显著的特征为:S的初始值不再是零而是包含先前计算的部分乘积的累加；此外，每个部分乘积的对齐需要相对于先前计算的部分乘积向左移一个数位(类似于图3b中的楼梯结构的对齐关系)。
[0052]注意，S是9元素向量。S卩，S具有9个64位值来表示累加的部分乘积项。在最大向量尺寸是512位并且S的数位通过64位值来表示的实施例中，S的尺寸超过512位乘以128位。因此，该指令序列可使用两个向量SI和S2，其中SI保持元素S[7:0]且S2保持S[8]。在该情况下，除了向S2写入的指令425和427之外，以上描述的所有指令都从SI读取/向SI写入。
[0053]图5a示出具有内核中的不同操作模式的另一方法。如将在下文中更详细讨论地，图5a的方法的可重复内核包括两个ADD (加法)指令，以帮助累加S中的相邻元素的项。
[0054]对于初始j = O递归，执行VPMUL_Lo指令511以确定A [O] [O]的低半部(Lo_0)并将结果存储在R_Lo中，并且执行VPMUL_Hi指令512以确定Α[0]*Β[0]的高半部(Hi_0)并将结果存储在R_Hi中。然后ADD (加法)指令513将S [O]项(初始为零，如同初始j = O递归时的S的所有数位一样)与R_Lo值相加并存储回S[0]中。另一 ADD指令514将S [I]项与R_Hi值相加，并将结果存储回S[I]中。
[0055]对于下一个j = I递归，再次执行VPMUL_Lo和VPMUL_Hi指令515、516，并将各自的结果分别存储在R_Lo和R_Hi中。第一后续的ADD(加法)指令将S[j] = S[l]的内容与R_Lo的内容相加517，并将结果存储回S [j] =S [I]中。第二后续的ADD (加法)指令将S[j+1] = S[2]的内容与R_Hi的内容相加518，并将结果存储回S[j+1] = S[2]中。
[0056]步骤511到514 (或515到518)对应于针对j = 2到j = 7的接下来的递归中的每个递归重复的内核。在j = 7循环的末尾，已经写入了数位S[2]到S[8]中的每一个，对应于A[0]*B[7:0]的部分乘积。然后对于A[l]到A[7]中的每一个重复以上针对A[0]乘数描述的相同序列。在此，在S中更新/累加先前确定的部分乘积的累加部分乘积。与对于前一乘数项执行的递归的对齐相比，乘数项的每个后续重复的对齐应当向左对齐一个数位。
[0057]除了图4a和5a中呈现的递归模式之外的其它递归模式也是可能的。图4a和5a也可利用关于各个ADD操作的进位项的处理的独特方法。具体而言，可使用掩码向量寄存器空间来处理可从属于ADD指令的结果的任何数学进位。
[0058]图4b示出图4a的内核420的实施例的更具体实现。关于图4b的方法，在其中看到的ADD指令包括附加的输入k，该附加的输入k对应于用于保持进位项的掩码寄存器。在此,通过掩码寄存器k接收要包含到ADD指令的加法中的任何进位项，并将从该加法产生的任何进位项“写回”至掩码寄存器k。即，掩码寄存器k被指定为包含源操作数430和结果431 二者。按照设想，源操作数k430保持来自紧邻的前一递归的ADD指令的进位项。将该进位项加到由ADD指令432执行的加法中。将从由ADD指令432执行的加法产生的任何进位项存储回k中作为结果进位项431，以供紧邻的下一递归的ADD指令使用。
[0059]将三个操作数相加的数学伪像是进位项可能大于一个位。例如，如果将三个64位操作数相加，则结果可能是66位宽。因此，在这种情况下，进位项可能是2位而不是I位。在实施例中，并非将下一递归的ADD指令中的这些进位项数值地相加，而是将这些进位项简单地“写”为求和结果的最低位。S卩，实现ADD指令432的逻辑电路被设计成将k源操作数430的内容写为存储在S中的ADD结果(不是进位结果431)的最低位。
[0060]图5a的方法不利用“三输入操作数”ADD指令。替代地，使用两输入操作数ADD指令。尽管如此，在每次递归中将三个项相加。因此，以上所提及的数学伪像仍然适用。即，至少对于64位数位，执行用于完整计算每个S[j]项的加法可在数学上产生两位进位项。为了解决该特征，如图5b的更详细递归流程中看到地，在掩码寄存器空间中分别跟踪两个不同的进位项k0、kl。
[0061]基本上，由于任一加法会产生对于“下一向左加法”的进位项，只要按照这种方式转发进位项，其数学结果就将是精确的。对指令流的仔细观察揭示了所得的ko、kl进位项二者被用作它们相应的“下一向左加法”的源操作数。
[0062]注意，在具有512位输入操作数(其粒度可被设定为8个元素，其中每个元素64位)的向量处理器上执行图4a、4b、5a、5b的指令序列的场合，图4a、4b、5a、5b的指令序列能够支持同时将8个大的被乘数与8个相应的大乘数相乘的过程。即,例如,可创建具有8个64位元素的第一输入向量，其中每个元素对应于8个不同被乘数中的特定数位，并且可创建具有8个64位元素的第二输入向量，其中每个元素对应于8个不同乘数中的特定数位。利用这些相似构造的向量，图4a、4b、5a和5b中看到的操作可同时将8个被乘数与乘数对相乘。[0063]图4c示出可执行上述的VPMUL_L0和VPMUL_HI指令的执行单元的逻辑设计。图4c的逻辑设计可用于支持图4a、4b、5a或5b的乘法指令。如图4c中看到地,乘法器450接收来自第一输入操作数寄存器451的第一输入操作数，并接收来自第二输入操作数寄存器452的第二输入操作数。输入操作数寄存器451、452可以是向量寄存器空间的部分、指令执行流水线的数据取出级的输出、或执行单元的输入。多路复用器逻辑电路453选择完整乘法输出的低半部或右半部。从指令执行流水线的指令取出和解码级确定是选择低半部还是右半部(具体地，指令操作码的解码指定该指令是VPMUL_L0还是VPMUL_HI)。
[0064]将所选择的半部呈现给写掩码电路454。将掩码向量寄存器455中存储的掩码向量作为写掩码电路454的输入应用。掩码写电路454将该掩码应用于所选择的半部，并将结果写入结果寄存器456。结果寄存器456可以位于向量寄存器空间中，或在执行单元的输出处。可在图4c的基本设计中包括附加特征，诸如对不同的“数位”位宽的支持。在一个实施例中，乘法器、选择逻辑以及写掩码电路的粒度使得数位宽度可以是2n的任何尺寸，只要它等于或小于最大向量输入操作数尺寸(例如512位)。例如，如果η = 4，则数位宽度是16位，其对应于在512位输入操作数尺寸的情况下同时将32个不同的被乘数与相应的乘数相乘的能力。
[0065]图4d示出使用掩码寄存器空间来处理进位项的三输入操作数ADD指令的逻辑设计。图4d的逻辑设计可由支持图4a和4b的ADD指令的执行单元使用。如图4d中看到的，通过输入操作数寄存器461、462和463,将三个输入操作数分别提供给加法器电路464。输入操作数寄存器461、462、463可以来自向量寄存器空间、指令执行流水线的数据取出级的输出、或执行单元的输入。掩码输入寄存器465可能接收执行单元支持的其它指令的掩码向量。作为结果，掩码输入寄存器465的输出流向写掩码电路466。掩码输入寄存器465可以是向量寄存器空间的部分、数据取出级的输出或执行单元的输入。然而，为了支持三输入ADD指令，掩码寄存器465还提供进位项，这些进位项被提供给加法器464的进位输入。作为替代，如上所述，传送来自寄存器465的进位输入的信号线可直接路由至结果的最低位。来自加法器464的进位输出被提供给输出掩码寄存器467,输出掩码寄存器467的内容可改写寄存器465中的进位项的内容，不论这些进位项源自什么寄存器。
[0066]图5c示出用于使用掩码寄存器空间来处理进位项的两输入操作数ADD指令的逻辑设计。图5c的逻辑设计可由支持图5a和5b的ADD指令的执行单元使用。如图5c中看到地，通过输入操作数寄存器562和563将两个输入操作数分别提供给加法器电路564。输入操作数寄存器562、563可以来自向量寄存器空间、指令执行流水线的数据取出级的输出或执行单元的输入。掩码输入寄存器565可能接收用于由执行单元支持的其他指令的掩码向量。结果，掩码输入寄存器565的输出流向写掩码电路566。掩码输入寄存器565可以是向量寄存器空间的部分、数据取出级的输出或执行单元的输入。然而，为了支持两输入ADD指令，掩码寄存器565也提供进位项，这些进位项被提供给加法器564的进位输入。来自加法器564的进位输出被提供给输出掩码寄存器567,输出掩码寄存器567的内容可改写寄存器565中的进位项的内容，不论这些进位项源自什么寄存器。
[0067]示例性指令格式
[0068]本文中所描述的指令的实施例可以不同的格式体现。例如，本文描述的指令可体现为VEX、通用向量友好或其它格式。以下讨论VEX和通用向量友好格式的细节。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。
[0069]VEX指令格式
[0070]VEX编码允许指令具有两个以上操作数，并且允许SMD向量寄存器比128位长。VEX前缀的使用提供了三个操作数(或者更多)句法。例如，先前的两操作数指令执行改写源操作数的操作(诸如A = A+B)。VEX前缀的使用使操作数执行非破坏性操作，诸如A =B+C。
[0071]图6A示出示例性AVX指令格式，包括VEX前缀602、实操作码字段630、MoD R/M字节640、SIB字节650、位移字段662以及IMM8 672。图6B示出来自图6A的哪些字段构成完整操作码字段674和基础操作字段642。图6C示出来自图6A的哪些字段构成寄存器索引字段644。
[0072]VEX前缀(字节0-2)602以三字节形式进行编码。第一字节是格式字段640 (VEX字节0，位[7:0])，该格式字段640包含明确的C4字节值(用于区分C4指令格式的唯一值)。第二-第三字节(VEX字节1-2)包括提供专用能力的多个位字段。具体地，REX字段605 (VEX字节I，位[7-5])由VEX.R位字段(VEX字节I，位[7] - R)、VEX.X位字段(VEX字节1，位[6] -X)以及VEX.B位字段(VEX字节1，位[5] - B)组成。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx以及bbb)进行编码，由此可通过增加VEX.R、VEX.X以及VEX.B来形成Rrrr、Xxxx以及Bbbb。操作码映射字段615 (VEX字节1，位[4:0] - mmmmm)包括对隐含的前导操作码字节进行编码的内容。W字段664(VEX字节2，位[7] -W)由记号VEX.W表示，并且提供取决于该指令而不同的功能。VEX.WW 620 (VEX字节2,位[6:3]-vvvv)的作用可包括如下:1)VEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(I补码)形式被指定；2) VEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以多个I补码的形式被指定；或者3) VEX.vvvv不对任何操作数进行编码，保留该字段，并且应当包含1111b。如果VEX.L668尺寸字段(VEX字节2，位[2]-L) = 0，则它指示128位向量；如果VEX.L= I，则它指示256位向量。前缀编码字段625 (VEX字节2，位[1:0]-ρρ)提供了用于基础操作字段的附加位。
[0073]实操作码字段630 (字节3)还被称为操作码字节。操作码的一部分在该字段中指定。
[0074]MOD R/M 字段 640 (字节 4)包括 MOD 字段 642 (位[7-6] )、Reg 字段 644 (位[5-3])、以及R/M字段646(位[2-0])。Reg字段644的作用可包括如下:对目的地寄存器操作数或源寄存器操作数(Rrrr中的rrr)进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段646的作用可包括如下:对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
[0075]比例、索引、基址(SIB) —比例字段650(字节5)的内容包括用于存储器地址生成的SS652(位[7-6])。先前已经针对寄存器索引Xxxx和Bbbb参考了 SIB.xxx 654(位[5-3])和 SIB.bbb 656 (位[2-0])的内容。
[0076]位移字段662和立即数字段(IMM8)672包含地址数据。
[0077]通用向量友好指令格式[0078]向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替换实施例仅使用通过向量友好指令格式的向量运算。
[0079]图7A-7B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图7A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图7B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式700定义A类和B类指令模板，两者包括无存储器访问705的指令模板和存储器访问720的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。
[0080]尽管将描述其中向量友好指令格式支持64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16双字尺寸的元素或者替换地8四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(I字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(I字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(I字节)数据元素宽度(或尺寸)的本发明的实施例，但是替换实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
[0081]图7A中的A类指令模板包括:1)在无存储器访问705的指令模板内，示出无存储器访问的完全舍入(round)控制型操作710的指令模板、以及无存储器访问的数据变换型操作715的指令模板；以及2)在存储器访问720的指令模板内，示出存储器访问的时效性725的指令模板和存储器访问的非时效性730的指令模板。图7B中的B类指令模板包括:I)在无存储器访问705的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作712的指令模板以及无存储器访问的写掩码控制的vsize型操作717的指令模板；以及2)在存储器访问720的指令模板内，示出存储器访问的写掩码控制727的指令模板。
[0082]通用向量友好指令格式700包括以下列出的按照在图7A-7B中示出的顺序的如下字段。结合以上图4a、4b、4c、4d和5a、5b、5c的讨论，在实施例中，参考下文在图7A-B和8中提供的格式细节，可利用非存储器访问指令类型705或存储器访问指令类型720。可在以下描述的寄存器地址字段744中标识读取掩码、输入向量操作数和目的地的地址。在另一个实施例中，在写掩码字段770中指定写掩码。
[0083]格式字段740 —该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
[0084]基础操作字段742 —其内容区分不同的基础操作。
[0085]寄存器索引字段744-其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128,32x1024,64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替换实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。
[0086]修饰符(modifier)字段746 —其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问705的指令模板与存储器访问720的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替换实施例可支持更多、更少或不同的方式来执行存储器地址计算。
[0087]扩充操作字段750 —其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段768、α字段752、以及β字段754。扩充操作字段750允许在单一指令而非2、3或4个指令中执行多组共同的操作。
[0088]比例字段760 —其内容允许用于存储器地址生成(例如，用于使用2ttw*索引+基址的地址生成)的索引字段的内容的按比例缩放。
[0089]位移字段762A —其内容用作存储器地址生成的一部分(例如，用于使用2 索引+基址+位移的地址生成)。
[0090]位移因数字段762B(注意，位移字段762A直接在位移因数字段762B上的并置指示使用一个或另一个)一其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用索弓I +基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段774 (稍后在本文中描述)和数据操纵字段754C确定。位移字段762A和位移因数字段762B可以不用于无存储器访问705的指令模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移字段762A和位移因数字段762B是任选的。
[0091]数据元素宽度字段764 —其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。
[0092]写掩码字段770 —其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有O的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有O值时被设为O。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段770允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段770的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段770的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替换实施例相反或另外允许掩码写字段770的内容直接地指定要执行的掩码操作。
[0093]立即数字段772 —其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。
[0094]类字段768 —其内容在不同类的指令之间进行区分。参考图7A-B，该字段的内容在A类和B类指令之间进行选择。在图7A-B中，圆角方形用于指示专用值存在于字段中(例如，在图7A-B中分别用于类字段768的A类768A和B类768B)。
[0095]A类指令模板
[0096]在A类非存储器访问705的指令模板的情况下，α字段752被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作710和无存储器访问的数据变换型操作715的指令模板分别指定舍入752Α.1和数据变换752Α.2)的RS字段752Α，而β字段754区分要执行指定类型的操作中的哪一种。在无存储器访问705指令模板中，比例字段760、位移字段762Α以及位移比例字段762Β不存在。
[0097]无存储器访问的指令模板一完全舍入控制型操作
[0098]在无存储器访问的完全舍入控制型操作710的指令模板中，β字段754被解释为其内容提供静态舍入的舍入控制字段754Α。尽管在本发明的所述实施例中舍入控制字段754Α包括抑制所有浮点异常(SAE)字段756和舍入操作控制字段758，但是替换实施例可支持、可将这些概念两者都编码成相同的字段或者只有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段758)。
[0099]SAE字段756 —其内容区分是否停用异常事件报告；当SAE字段756的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。
[0100]舍入操作控制字段758 —其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段758允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段750的内容优先于该寄存器值。
[0101 ] 无存储器访问的指令模板一数据变换型操作
[0102]在无存储器访问的数据变换型操作715的指令模板中，β字段754被解释为数据变换字段754Β，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
[0103]在A类存储器访问720的指令模板的情况下，α字段752被解释为驱逐提示字段752Β，其内容区分要使用驱逐提示中的哪一个(在图7Α中，对于存储器访问时效性725的指令模板和存储器访问非时效性730的指令模板分别指定时效性的752Β.1和非时效性的752Β.2)，而β字段754被解释为数据操纵字段754C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问720的指令模板包括比例字段760、以及任选的位移字段762A或位移比例字段762B。
[0104]向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。
[0105]存储器访问的指令模板一时效性的
[0106]时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。
[0107]存储器访问的指令模板一非时效性的
[0108]非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。
[0109]B类指令模板
[0110]在B类指令模板的情况下，α字段752被解释为写掩码控制(Z)字段752C，其内容区分由写掩码字段770控制的写掩码操作应当是合并还是归零。
[0111]在B类非存储器访问705的指令模板的情况下，β字段754的一部分被解释为RL字段757Α，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作712的指令模板和无存储器访问的写掩码控制VSIZE型操作717的指令模板分别指定舍入757Α.1和向量长度(VSIZE) 757Α.2)，而β字段754的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问705指令模板中，比例字段760、位移字段762Α以及位移比例字段762Β不存在。
[0112]在无存储器访问的写掩码控制的部分舍入控制型操作710的指令模板中，β字段754的其余部分被解释为舍入操作字段759Α，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。
[0113]舍入操作控制字段759Α —只作为舍入操作控制字段758，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段759Α允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段750的内容优先于该寄存器值。
[0114]在无存储器访问的写掩码控制VSIZE型操作717的指令模板中，β字段754的其余部分被解释为向量长度字段759Β，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。
[0115]在B类存储器访问720的指令模板的情况下，β字段754的一部分被解释为广播字段757Β，其内容区分是否要执行广播型数据操纵操作，而β字段754的其余部分被解释为向量长度字段759Β。存储器访问720的指令模板包括比例字段760、以及任选的位移字段762Α或位移比例字段762Β。
[0116]针对通用向量友好指令格式700，示出完整操作码字段774包括格式字段740、基础操作字段742以及数据元素宽度字段764。尽管示出了其中完整操作码字段774包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段774包括少于所有的这些字段。完整操作码字段774提供操作码(opcode)。
[0117]扩充操作字段750、数据元素宽度字段764以及写掩码字段770允许在每一指令的基础上以通用向量友好指令格式指定这些特征。[0118]写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
[0119]在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，期望用于通用计算的高性能通用无序核可仅支持B类，期望主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且期望用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的期望主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有期望用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者统计编译)各种不同的可执行形式，包括:1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替换例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。
[0120]示例性专用向量友好指令格式
[0121]图8是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图8示出专用向量友好指令格式800，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上向量友好指令格式800是专用的。专用向量友好指令格式800可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/Μ字段、SIB字段、位移字段、以及立即数字段一致。示出来自图7的字段，来自图8的字段映射到来自图7的字段。
[0122]应当理解，虽然出于说明的目的在通用向量友好指令格式700的上下文中参考专用向量友好指令格式800描述了本发明的实施例，但是本发明不限于专用向量友好指令格式800，除非另有声明。例如，通用向量友好指令格式700构想各种字段的各种可能的尺寸，而专用向量友好指令格式800被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式800中数据元素宽度字段764被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式700构想数据元素宽度字段764的其他尺寸)。
[0123]通用向量友好指令格式700包括以下列出的按照图8A中示出的顺序的如下字段。
[0124]EVEX前缀(字节0-3) 802 —以四字节形式进行编码。
[0125]格式字段740(EVEX字节0，位[7:0]) —第一字节(EVEX字节O)是格式字段740，并且它包含0x62 (在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。
[0126]第二一第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
[0127]REX 字段 805 (EVEX 字节 I，位[7-5]) —由 EVEX.R 位字段(EVEX 字节 I，位[7] - R)、EVEX.X 位字段(EVEX 字节 1，位[6] - X)以及(757BEX 字节 1，位[5] - B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用I补码的形式进行编码，即ZMMO被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X 以及 EVEX.B 来形成 Rrrr、Xxxx 以及 Bbbb。
[0128]REX’字段710—这是REX’字段710的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4] -R，)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/Μ字段(在下文中描述)中不接受MOD字段中的值11 ;本发明的替换实施例不以反转的格式存储该指示的位以及其他指示的位。值I用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’ Rrrr。
[0129]操作码映射字段815(EVEX字节1，位[3:0] - _皿)-其内容对隐含的前导操作码字节(0F、0F38、或0F3)进行编码。
[0130]数据元素宽度字段764 (EVEX字节2，位[7] - W) 一由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
[0131]EVEX.vvvv820 (EVEX 字节 2,位[6:3]_vvvv) — EVEX.vvvv 的作用可包括如下:1)EVEX.vvvv对以反转(I补码)的形式指定的第一源寄存器操作数进行编码且对具有两个或两个以上源操作数的指令有效；2)EVEX.vvvv针对特定向量位移对以I补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段820对以反转(I补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
[0132]EVEX.U768类字段(EVEX字节2，位[2]-U)—如果EVEX.U = 0，则它指示A类或EVEX.U0,如果 EVEX.U = 1，则它指示 B 类或 EVEX.Ul。
[0133]前缀编码字段825 (EVEX字节2，位[1:0]-ρρ) —提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SMD前缀编码成SMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替换实施例可重新设计PLA以支持2位SMD前缀编码，并且由此不需要扩展。
[0134]α 字段 752 (EVEX 字节 3，位[7] - EH,也称为 EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N;也以α示出)一如先前所述，该字段是针对上下文的。
[0135]β 字段 754 (EVEX 字节 3，位[6:4]_SSS，也称为 EVEX.s2_0、EVEX.r2_0、EVEX.rrl、EVEX.LLO、EVEX.LLB ;也以β β β示出)一如先前所述，该字段是针对上下文的。
[0136]REX’字段710 —这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3] - V’)。该位以位反转的格式存储。值I用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.VVW 来形成 V’ VVVV。
[0137]写掩码字段770 (EVEX字节3，位[2:0]_kkk) —其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk = 000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。
[0138]实操作码字段830 (字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
[0139]MOD R/Μ字段840 (字节5)包括MOD字段842、Reg字段844、以及R/Μ字段846。如先前所述的，MOD字段842的内容将存储器访问和非存储器访问操作区分开。Reg字段844的作用可被归结为两种情形:对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/Μ字段846的作用可包括如下:对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
[0140]比例、索引、基址(SIB)字节(字节6)—如先前所述的，比例字段750的内容用于存储器地址生成。SIB.XXX 854和SIB.bbb 856 一先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
[0141]位移字段762A (字节7-10) —当MOD字段842包含10时，字节7_10是位移字段762A，并且它与传统32位位移(disp32) —样地工作，并且以字节粒度工作。
[0142]位移因数字段762B (字节7) —当MOD字段842包含OI时，字节7是位移因数字段762B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32 ;然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段762B是dispS的重新解释；当使用位移因数字段762B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段762B替代传统x86指令集8位位移。由此，位移因数字段762B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将dispS超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。
[0143]立即数字段772如先前所述地操作。
[0144]完整操作码字段
[0145]图SB是示出根据本发明的实施例的构成完整操作码字段774的具有专用向量友好指令格式800的字段的框图。具体地，完整操作码字段774包括格式字段740、基础操作字段742、以及数据元素宽度(W)字段764。基础操作字段742包括前缀编码字段825、操作码映射字段815以及实操作码字段830。
[0146]寄存器索引字段[0147]图SC是示出根据本发明的一个实施例的构成寄存器索引字段744的具有专用向量友好指令格式800的字段的框图。具体地，寄存器索引字段744包括REX字段805、REX’字段 810、MODR/M.reg 字段 844、MODR/M.r/m 字段 846、VVVV 字段 820、xxx 字段 854 以及bbb 字段 856。
[0148]扩充操作字段
[0149]图8D是示出根据本发明的一个实施例的构成扩充操作字段750的具有专用向量友好指令格式800的字段的框图。当类(U)字段768包含O时，它表明EVEX.U0(A类768A)；当它包含I时，它表明EV EX.Ul (B类768B)。当U = O且MOD字段842包含11 (表明无存储器访问操作)时，α字段752 (EVEX字节3，位[7] - EH)被解释为rs字段752A。当rs字段752A包含I (舍入752A.1)时，β字段754 (EVEX字节3，位[6:4] - SSS)被解释为舍入控制字段754A。舍入控制字段754A包括一位SAE字段756和两位舍入操作字段758。当rs字段752A包含O (数据变换752A.2)时，β字段754 (EVEX字节3，位[6:4] - SSS)被解释为三位数据变换字段754Β。当U = O且MOD字段842包含00、01或10 (表明存储器访问操作)时，α字段752 (EVEX字节3，位[7] -EH)被解释为驱逐提示(EH)字段752B且β字段754(EVEX字节3，位[6:4] - SSS)被解释为三位数据操纵字段754C。
[0150]当U = I时，α字段752(EVEX字节3，位[7] - EH)被解释为写掩码控制(Z)字段752C。当U = I且MOD字段842包含11 (表明无存储器访问操作)时，β字段754的一部分(EVEX字节3，位[4] - S0)被解释为RL字段757Α ;当它包含I (舍入757Α.1)时，β字段754的其余部分(EVEX字节3，位[6_5] - S2^1)被解释为舍入操作字段759Α，而当RL字段757Α包含0(VSIZE757.A2)时，β字段754的其余部分(EVEX字节3，位[6-5]-?^)被解释为向量长度字段759B(EVEX字节3，位[6-5] - L1J。当U= I且MOD字段842包含00、01或10(表明存储器访问操作)时，β字段754(EVEX字节3，位[6:4] - SSS)被解释为向量长度字段759B (EVEX字节3，位[6-5] - L卜0)和广播字段757B (EVEX字节3，位[4] - B)。
[0151]示例性寄存器架构
[0152]图9是根据本发明的一个实施例的寄存器架构900的框图。在所示出的实施例中，有32个512位宽的向量寄存器910 ;这些寄存器被引用为zmmO到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymmO-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmmO-15上。专用向量友好指令格式800对这些覆盖的寄存器组操作，如在以下表格中所示的。
[0153]
【权利要求】
1.一种方法，包括: 执行第一指令，所述第一指令将第一输入操作数与第二输入操作数相乘并给出结果的低部分，所述第一输入操作数表示乘数的第一数位，所述第二输入操作数表示被乘数的第一数位； 执行第二指令，所述第二指令将所述第一输入操作数与所述第二输入操作数相乘并给出结果的高部分； 执行第三指令，所述第三指令将第一输入操作数与第三输入操作数相乘并给出结果的低部分，所述第三输入操作数表示所述被乘数的与所述被乘数的所述第一数位相邻的数位； 执行第四指令，所述第四指令将所述第一输入操作数与所述第三输入操作数相乘并给出结果的高部分；以及 利用一个或两个加法指令将经对齐的所述高部分和低部分与经对齐的累加的部分乘积数位相加。
2.如权利要求1所述的方法，其特征在于，所述第一和第二指令在同一递归中执行。
3.如权利要求1所述的方法，其特征在于，利用单个加法指令来执行所述相加操作。
4.如权利要求1所述的方法，其特征在于，将所述相加操作的进位项记录在掩码寄存器中。
5.如权利要求1所述的方法，其特征在于，利用两个加法指令来执行所述相加操作。
6.如权利要求1所述的方法，其特征在于，所述相加操作的进位项产生多于I个的位。
7.如权利要求6所述的方法，其特征在于，将所述进位项写为下一较高位的累加部分乘积项的最低位。
8.一种装置，包括: 具有指令执行流水线的半导体芯片，所述指令执行流水线具有带有各自的逻辑电路的一个或多个执行单元，用于: a)执行第一指令，所述第一指令将第一输入操作数与第二输入操作数相乘并给出结果的低部分，所述第一和第二输入操作数是第一和第二输入向量的相应元素； b)执行第二指令，所述第二指令将第一输入操作数与第二输入操作数相乘并给出结果的高部分，所述第一和第二输入操作数是第一和第二输入向量的相应元素；以及 c)执行加法指令，其中将所述加法指令的相加操作的进位项记录在掩码寄存器中。
9.如权利要求8所述的装置，其特征在于，所述加法指令将三个输入向量的相应元素的三个输入操作数相加。
10.如权利要求8所述的装置，其特征在于，所述加法指令通过所述掩码寄存器接受输入进位项。
11.如权利要求10所述的装置，其特征在于，所述加法指令将输出进位项记录在所述掩码寄存器中。
12.如权利要求10所述的装置，其特征在于，所述加法指令将所述输入进位项写为其加法结果的最低位。
13.如权利要求8所述的装置，其特征在于，所述加法指令将输出进位项记录在所述掩码寄存器中。
14.如权利要求8所述的装置，其特征在于，所述第一和第二指令是将第一和第二输入向量的相应元素相乘的向量指令，所述第一输入操作数是所述第一输入向量的元素，且所述第二输入操作数是第二输入向量的元素。
15.一种机器可读介质，包含程序代码，所述程序代码在由处理单元处理时导致执行一种方法，所述方法包括: 执行第一指令，所述第一指令将第一输入操作数与第二输入操作数相乘并给出结果的低部分，所述第一输入操作数表示乘数的第一数位，所述第二输入操作数表示被乘数的第一数位； 执行第二指令，所述第二指令将所述第一输入操作数与所述第二输入操作数相乘并给出结果的高部分； 执行第三指令，所述第三指令将所述第一输入操作数与第三输入操作数相乘并给出结果的低部分，所述第三输入操作数表示所述被乘数的与所述被乘数的所述第一数位相邻的数位； 执行第四指令，所述第四指令将所述第一输入操作数与所述第三输入操作数相乘并给出结果的高部分；以及 利用一个或两个加法指令将经对齐的所述高部分和低部分与经对齐的累加的部分乘积数位相加。
16.如权利要求15所述的机器可读介质，其特征在于，所述第一和第二指令在同一递归中执行。
17.如权利要求15所述的机器可读介质，其特征在于，利用单个加法指令来执行所述相加操作。
18.如权利要求15所述的机器可读介质，其特征在于，所述相加操作的进位项被记录在掩码寄存器中。
19.如权利要求15所述的机器可读介质，其特征在于，利用两个加法指令来执行所述相加操作。
20.如权利要求15所述的机器可读介质，其特征在于，所述相加操作的进位项产生多于I个的位。
21.如权利要求20所述的机器可读介质，其特征在于，所述进位项是输入进位项，且所述输入进位项被写为所述加法的结果的最低位。
22.—种方法,包括: 在多次重复中分别计算固定乘数操作数数位和被乘数的连续数位的积的最高位部分和最低位部分，并在所述多次重复中将经对齐的所述最高位部分和最低位部分相加。
【文档编号】G06F9/302GK104011661SQ201180075776
【公开日】2014年8月27日 申请日期:2011年12月23日 优先权日:2011年12月23日
【发明者】G·M·沃尔里齐, K·S·雅普, J·D·吉尔福德, E·奥兹图科, V·戈帕尔, W·K·费格哈利, S·M·格尔雷, M·G·迪克森 申请人:英特尔公司