用于视频分析和编码的智能msi-x中断的制作方法
【专利摘要】视频分析可以通过选择性地仅编码帧的部分并且替代地使用先前编码的部分来辅助视频编码。当后续帧具有小于阈值的运动等级时，可以使用先前编码的部分。在这样的情况下，在一些实施例中，后续帧的全部或者部分可以不被编码，增加了带宽和速度。
【专利说明】用于视频分析和编码的智能MS I-X中断
【背景技术】
[0001] 本发明通常涉及计算机，并且尤其涉及视频处理。
[0002] 存在其中视频必须被处理和/或存储的许多应用。一个示例是视频监控，其中一 个或多个视频馈送可以被接收、分析和处理用于安全或其它目的。另一传统的应用是视频 会议。
[0003] 典型地，诸如中央处理单元的通用处理器用于进行视频处理。在一些情况下，被称 为图形处理器的专门处理器可以辅助中央处理单元。
[0004] 视频分析涉及获得关于视频信息的内容的信息。例如，视频处理可以包括内容分 析，其中内容视频被分析，以便检测某些事件或者出现，或者以便发现感兴趣的信息。
[0005] 消息信号中断或MSI是一种用于生成中断的技术。典型地，每一个设备具有当该 设备想要中断主机中央处理单元时被生效的中断引脚。在外围部件互连高速规范中，不存 在单独的中断引脚。替代地，特殊消息允许引脚生效或者失效的仿真。消息信号中断允许设 备将少量的数据写入存储器空间中的专门地址。芯片集接着将中断传递到中央处理单元。
[0006] MSI-X允许设备分配多达两千零四十八个中断。MSI-X在外围部件互连高速基本 规范修订版1. 〇a和1. 1第6. 1节中进行了指定。MSI-X允许大量的中断，向每一个中断给 予单独的目标地址和识别数据字。它采用64位寻址和中断屏蔽。
【专利附图】
【附图说明】
[0007] 图1是根据本发明一个实施例的系统架构。
[0008] 图2是根据一个实施例的图1中示出的视频分析引擎的电路描绘；
[0009] 图3是根据本发明一个实施例用于视频捕获的流程图；
[0010] 图4是根据一个实施例用于二维矩阵存储器的流程图；
[0011] 图5是根据一个实施例用于分析辅助编码的流程图；
[0012] 图6是另一实施例的流程图；
[0013] 图7是一个实施例的中断控制的描绘；
[0014] 图8是一个实施例的中断时序图；以及
[0015] 图9是一个实施例的流程图。
【具体实施方式】
[0016] 根据一些实施例，可以并行处理多个视频流。可以在实现视频分析的同时对视频 流进行编码。而且，可以对多个流中的每一个流进行编码，与此同时，对多个流中的每一 个流进行视频分析。在一些实施例中，编码或者分析的特性可以由用户在过程中（on the fly)改变，尽管编码和分析已经正在被实现。
[0017] 尽管给出了其中使用视频分析的实施例的示例，但是在一些实施例中，视频分析 仅仅是可选的，可以使用或者不使用视频分析。
[0018] 参照图1，计算机系统10可以是各种计算机系统中的任意计算机系统，包括使用 视频分析的那些计算机系统，例如视频监控和视频会议应用，以及不使用视频分析的实施 例。系统10可以是桌上型计算机、服务器、膝上型计算机、移动互联网设备或者蜂窝电话， 仅提出几个示例。
[0019] 系统10可以具有耦合到系统总线14的一个或者多个主机中央处理单元12。系统 存储器22可以耦合到系统总线14。尽管提供了主机系统架构的示例，但是本发明绝不局限 于任意特定的系统架构。
[0020] 系统总线14可以耦合到总线接口 16、该总线接口 16依次耦合到传统总线18。在 一个实施例中，可以使用外围部件互连高速（PCIe)总线，但是本发明绝不局限于任意特定 的总线。
[0021] 视频分析引擎20可以经由总线18耦合到主机。在一个实施例中，视频分析引擎 可以是单个集成电路，其提供编码和视频分析二者。在一个实施例中，集成电路可以使用嵌 入式动态随机存取存储器（EDRAM)技术。然而，在一些实施例中，可以省去编码或者视频分 析。此外，在一些实施例中，引擎20可以包括存储器控制器，该存储器控制器控制板上集成 的二维矩阵存储器，并且提供与外部存储器的通信。
[0022] 因而，在图1中说明的实施例中，视频分析引擎20与本地动态随机存取存储器 (DRAM) 19进行通信。具体地说，视频分析引擎20可以包括用于访问存储器19的存储器控 制器。替代地，引擎20可以使用系统存储器22并且可以包括到系统存储器的直接连接。
[0023] 还耦合到视频分析引擎20的是一个或多个摄像机24。在一些实施例中，多达四个 同时发生的视频输入可以按照标清格式被接收。在一些实施例中，一个高清输入可以在三 个输入上被提供，并且一个标清可以在第四个输入上被提供。在其它实施例中，可以提供更 多或更少的高清输入，并且可以提供更多或更少的标清输入。作为一个示例，三个输入中的 每一个可以接收10位的高清输入数据，例如R、G和B输入或者Y、U和V输入，每一个位于 单独的10位输入线上。
[0024] 在具有位于页面顶部处的四个摄像机通道输入的实施例中描绘了图2中示出的 视频分析引擎20的一个实施例。该四个输入可以由视频捕获接口 26接收。视频捕获接口 26可以按照摄像机输入或者其它视频信息的形式接收多个同时发生的视频输入，该其它视 频信息包括电视机、数字视频记录仪或者媒体播放器输入，仅提出几个示例。
[0025] 视频捕获接口自动地捕获和拷贝每一个输入帧。输入帧的一个拷贝可以被提供到 VAFF单元66,并且另一个拷贝可以被提供到VEFF单元68。VEFF单元68负责将视频存储 在诸如图1中示出的存储器22的外部存储器上。在一个实施例中，外部存储器可以耦合到 片上系统存储器控制器/仲裁器50。在一些实施例中，外部存储器上的存储可以用于视频 编码目的。具体地说，如果一个拷贝被存储在外部存储器上，则它能够由视频编码器32访 问，用于按照期望的格式对信息进行编码。在一些实施例中，有多种格式可用，并且所述系 统可以选择最期望的特定编码格式。
[0026] 如上所述，在一些情况下，视频分析可以用于改善由视频编码器32实现的编码处 理的效率。一旦帧被编码，它们就可以经由PCI快速总线36被提供到主机系统。
[0027] 同时，输入视频帧的另一拷贝被存储在二维矩阵或主存储器28上。VAFF可以同时 处理和传递所有四个输入视频通道。VAFF可以包括四个复制的单元以便处理和传递视频。 用于存储器28的视频传递可以使用多路复用。在一些实施例中，由于视频回扫时间中固有 的延迟，多通道的传输可以实时进行。
[0028] 主存储器上的存储可以选择性地被非线性或者线性地实现。在传统的线性寻址 中，交叉寻址线上的一个或多个地址被指定来访问存储器位置。在一些情况下，诸如字线或 者位线的寻址线可以被指定，并且沿着该字线或者位线的程度可以被指示，以便被寻址的 存储器线的一部分可以按照自动方式被连续地存储。
[0029] 相比而言，在二维或者非线性寻址中，行线和列线二者可以在一个操作中被访问。 该操作可以指定存储器矩阵内的初始点，例如在诸如行线或者列线的两个寻址线的交叉点 处。接着，存储器尺寸或其它定界符被提供以便指示矩阵在二维上的程度，例如，沿着行线 和列线。一旦指定了初始点，整个矩阵可以通过可寻址位置的自动增量而被自动地存储。换 句话说，在初始点之后，不必回到主机或者其它设备以便确定用于存储存储器矩阵的随后 部分的地址。二维存储器卸下生成地址的任务，或者基本上完全取消该任务。结果，在一些 实施例中，可以减少所要求的带宽和访问时间。
[0030] 基本上，相同的操作可以被反向完成以便读取二维存储器矩阵。替代地，二维存储 器矩阵也可以使用传统的线性寻址被访问。
[0031] 尽管给出了其中存储器矩阵的尺寸被指定的示例，但是也可以提供其它定界符， 包括二维中每一维的程度（即，沿着字线和位线）。二维存储器对于静止和移动图片、图表 以及具有二维中的数据的其它应用是有优势的。
[0032] 信息可以按照二维或者按照一维被存储在存储器28中。在一个实施例中，一和二 维之间的转换可以在硬件中在过程中自动地发生。
[0033] 在一些实施例中，多个流的视频编码可以在视频编码器中进行，同时，该多个流也 可以在视频分析功能单元42中进行分析。这可以通过在视频捕获接口 26中制作每一个流 的拷贝，并且将每一个流的拷贝的一个集合发送到视频编码器32,同时另一拷贝进入视频 分析功能单元42来实现。
[0034] 在一个实施例中，该多个流中的每一个的时间复用可以在视频编码器32和视频 分析功能单元42的每一个中进行。例如，基于用户输入，来自第一流的一个或多个帧可 以被编码，接着是来自第二流的一个或多个帧，接着是来自下一个流中的一个或多个流，等 等。类似地，时间复用可以按照相同的方式在视频分析功能单元42中使用，其中，基于用户 输入，对来自一个流的一个或多个帧进行视频分析，接着是来自下一个流的一个或多个帧， 等等。因而，一系列流可以基本上被同时处理，也就是说，同时位于编码器和视频分析功能 单元中。
[0035] 在一些实施例中，用户能够首先设置哪一个流的序列被处理以及在任意的特定时 间每一个流的多少个帧被处理。在视频编码器和视频分析引擎的情况下，随着帧被处理，它 们能够在总线36上被输出。
[0036] 编码器中每一个流的上下文可以被保留在寄存器组122中专用于该流的寄存器 中，寄存器组可以包括对于每一个流的寄存器。寄存器组122可以记录编码的特性，该特性 已经按照各种方式中的一种被指定，包括用户输入。例如，对于每一个流期望的编码的分辨 率、压缩率和类型可以被记录。接着，随着时间复用的编码发生，对于正确的流，视频编码器 能够访问来自寄存器116的对于正在被处理的当前流的正确特性。
[0037] 类似地，同样的事情能够使用寄存器组124在视频分析功能单元46中进行。换句 话说，每流的视频分析处理或编码的特性能够被记录在寄存器124和122内，一个寄存器保 留用于寄存器的每一个组中的每一个流。
[0038] 此外，用户或者一些其它源可以指导特性在过程中被改变。"在过程中"意在指代 在视频分析功能单元42的情况下在分析处理期间发生，或者在视频编码器32的情况下在 编码期间发生。
[0039] 当帧正在被处理时改变出现时，该改变对于视频编码器可以被初始记录在影子寄 存器116中，并且对于视频分析功能单元42可以被初始记录在影子寄存器114中。接着， 只要该帧（或者指定数量的帧）被完成，视频编码器32就检查以便查看是否任意改变已经 被存储在寄存器116中。如果为是，则视频编码器将那些改变通过通路120传输到寄存器 122,更新该寄存器中的新特性，适合于已经使它的编码特性在过程中改变的每一个流。
[0040] 再者，在一个实施例中，同样的在过程中改变可以在视频分析功能单元42中进 行。当检测到在过程中改变时，现有的帧（或者现有的工作组）可以使用旧的特性完成，但 是将该改变存储在影子寄存器114中。接着，在恰当的时间，在工作负荷或者帧已经完成处 理之后，该改变可以通过总线118被从寄存器114传送到视频分析功能单元42,用于存储 在寄存器124中，通常替换存储在寄存器124当中的单独寄存器中用于任意特定流的特性。 接着，一旦更新完成，下一个处理负荷就使用新的特性。
[0041] 因而，参照图6,序列130可以被实现在软件、固件和/或硬件中。在基于软件或固 件的实施例中，该序列可以通过存储在非暂态计算机可读介质中的计算机执行的指令来实 现，该非暂态计算机可读介质例如是光学、磁或半导体存储器。例如，在一个实施例中，在编 码器32的情况下，该序列可以被存储在编码器内的存储器中，并且在分析功能单元的情况 下，他们可以例如被存储在像素管线单元44中。
[0042] 初始地，该序列等待用户输入上下文指令用于进行编码或分析。在一些实施例中， 对于分析和编码来说，流程可以相同。一旦接收到用户输入，如在菱形132中确定的，对于 每一个流的上下文被存储在适当的寄存器122或124中，如方框134指示的。接着，时间复 用处理开始，如在方框136中指示的。在该处理期间，菱形138处的检查确定是否已经存在 任意的处理改变指令。如果为否，则菱形142处的检查确定处理是否完成。如果为否，则时 间复用处理继续。
[0043] 如果已经接收到处理改变，则它可以被存储在适当的影子寄存器114或116中，如 在方框140中指示的。接着，在当前处理任务完成时，该改变可以在下一组操作中被自动地 实现，该下一组操作在视频编码器32的情况下是编码或者在功能单元42的情况下是分析。
[0044] 在一些实施例中，编码的频率可以随着编码器上负荷的幅度而改变。一般来说，编 码器运行得足够快，使得它能够在从存储器中读出下一个帧之前完成对一个帧的编码。在 许多情况下，编码引擎可以比在下一个帧或下一组帧从存储器中被读出之前对一个帧或一 组帧进行编码所需的速度更快的速度运行。
[0045] 上下文寄存器可以存储用于进行编码或分析的任何必要的准则，在编码器的情况 下包括分辨率、编码类型和压缩率。一般来说，该处理可以按照循环赛方式进行，从一个流 或者通道前进到下一个流或者通道。在一个实施例中，经编码的数据接着被输出到外围组 件互连（PCI)快速总线18。在一些情况下，与PCI快速总线相关联的缓冲器可以从每一个 通道接收编码。即，在一些实施例中，缓冲器可以被提供用于与PCI快速总线相关联的每一 个视频通道。每一个通道缓冲器可以被清空到由与PCI快速总线相关联的仲裁器控制的总 线。在一些实施例中，仲裁器将每一个通道清空到总线的方式可以受用户输入影响。
[0046] 因而，参照图3,用于视频捕获的系统20可以被实现在硬件、软件和/或固件中。在 一些情况下，由于硬件实施例能够具有更高的速度，因此在一些情况下它们会是有优势的。
[0047] 如在方框72中指示的，视频帧可以从一个或多个通道被接收。接着，视频帧被拷 贝，如在方框74中指示的。接下来，视频帧的一个拷贝被存储在外部存储器中用于编码，如 在方框76中指示的。另一个拷贝被存储在内部或主存储器28中用于分析目的，如在方框 78中指示的。
[0048] 接下来参照二维矩阵序列80,如图4所示，序列可以被实现在软件、固件或硬件 中。再者，在使用硬件的实施例中可以存在速度优势。
[0049] 初始地，菱形82处的检查确定是否已经接收到存储命令。传统地，这样的命令可 以从主机系统，特别是从它的中央处理单元12被接收。那些命令可以由调度单元34接收， 该调度单元34接着将该命令提供到引擎20的适当单元，用于实现该命令。当该命令已经 被实现时，在一些实施例中，调度单元回报到主机系统。
[0050] 如果涉及存储命令，如在菱形82中确定的，则初始存储器位置和二维尺寸信息可 以被接收，如在方框84中指示的。接着该信息被存储在适当的二维矩阵中，如在方框86中 指示的。初始位置可以例如定义矩阵的左上角。该存储操作可以自动地在具有需要尺寸的 存储器20内找到矩阵，以便实现该操作。在一些实施例中，一旦提供了存储器中的初始点， 该操作就可以自动地存储矩阵的后续部分，而不要求额外的地址计算。
[0051] 相反，如果涉及读取访问，如在菱形88中确定的，则初始位置和二维尺寸信息被 接收，如在方框90中指示的。接着，指定的矩阵被读取，如在方框92中指示的。再者，访问 可以按照自动的形式进行，其中初始点可以被访问，这将按照传统的线性寻址进行，接着剩 余的地址被自动地确定，而不必返回并且按照传统的方式计算地址。
[0052] 最后，如果移动命令已经从主机被接收，如在方框94中确定的，则初始地址和二 维尺寸信息被接收，如在方框96中指示的，并且移动命令被自动地实现，如在方框98中指 示的。再者，简单地通过指定开始位置并且提供尺寸信息，信息的矩阵可以被自动地从一个 位置移动到另一个位置。
[0053] 回来参照图2,视频分析单元42可以通过像素管线单元44耦合到系统的剩余部 分。单元44可以包括执行来自调度单元34的命令的状态机。典型地，这些命令源于主机 并且由调度单元实现。基于应用，可以包括各种不同的分析单元。在一个实施例中，可以包 括卷积单元46，用于自动地提供卷积。
[0054] 卷积命令可以包括命令和指定屏蔽、基准或内核的自变量（argument)，使得能够 将一幅捕获的图像中的特征与存储器28中的基准二维图像进行比较。该命令可以包括指 定要将卷积结果存储到哪里的目的地。
[0055] 在一些情况下，每一个视频分析单元可以是硬件加速器。"硬件加速器"意在指代 比在中央处理单元上运行的软件更快地执行功能的硬件设备。
[0056] 在一个实施例中，每一个视频分析单元可以是由专用于该单元的具体功能的专门 硬件执行的状态机。结果，该单元可以按照相对快速的方式执行。而且，由于全部需要的是 高速硬件加速器执行该任务并提供对于该任务的自变量，因此对于由视频分析单元实现的 每一个操作，可以仅需要一个时钟周期，并且接着可以实现操作的序列，而不需要来自包括 主机处理器的任意处理器的进一步的控制。
[0057] 在一些实施例中，其它视频分析单元可以包括：按照自动的方式计算质心的质心 单元48 ;按照自动的方式确定直方图的直方图单元50 ;以及膨胀/腐蚀单元52。
[0058] 膨胀/腐蚀单元52可以负责按照自动的方式增加或者降低给定图像的分辨率。当 然，不能够增加分辨率，除非信息已经可用，但是在一些情况下，以较高分辨率接收的帧可 以被以较低分辨率处理。结果，该帧可以在较高分辨率下可用，并且可以由膨胀/腐蚀单元 52转换到较高分辨率。
[0059] 矩阵的存储器传输（ΜΤ0Μ)单元54负责实现移动指令，如先前描述的。在一些实 施例中，可以提供算术单元56和布尔单元58。尽管这些相同的单元可以结合中央处理单元 或者已有的协处理器可用，但是使它们位于引擎20的板上会是有利的，因为它们的片上存 在可以降低对于从引擎20到主机并且返回的多个数据传输操作的需要。而且，在一些实施 例中，通过使它们在引擎20的板上，可以使用二维或者矩阵主存储器。
[0060] 提取单元60可以被提供以便从图像提取向量。查找单元62可以用于查找特定类 型的信息，以便查看它是否已经被存储。例如，查找单元可以用于找到已经存储的直方图。 最后，当图像对于特定的任务具有太高的分辨率时，使用子样本单元64。图像可以被子采样 以便降低其分辨率。
[0061] 在一些实施例中，也可以提供其它组件，包括：I2C接口 38,用于与摄像机配置命令 进行接口；以及通用输入/输出设备40,连接到所有相对应的模块以便接收通用的输入和 输出，并且在一些实施例用于结合调试一起使用。
[0062] 参照图5,在一些实施例中，可以实现分析辅助的编码方案100。该方案可以被实 现在软件、固件和/或硬件中。然而，硬件实施例可能更快。分析辅助的编码可以使用分析 能力来确定应该对视频信息的给定帧的什么部分，如果存在，进行编码。结果，在一些实施 例中，一些部分或者帧可能不需要被编码，结果，可以增加速度和带宽。
[0063] 在一些实施例中，被编码的内容和不被编码的内容可以是案例特定的，并且可以 被在过程中确定，例如基于可用的电池功率、用户选择以及可用的带宽，这里仅提出几个示 例。更具体地说，图像或帧分析可以在现有帧和后续帧上进行，以便确定是否需要对整个帧 进行编码或者是否仅需要对帧的部分进行编码。这一分析辅助的编码与传统的基于运动估 计的编码形成对比，该传统的基于运动估计的编码仅决定是否包括运动向量，但是仍然对 每一个帧进行编码。
[0064] 在本发明的一些实施例中，连续帧可以在选择的基础上被编码或者不被编码，并 且帧内的选定区域可以基于那些区域内的运动程度而被编码或者根本不被编码。接着，解 码系统被告知多少帧被编码或者没有被编码，并且能够简单地根据需要来复制帧。
[0065] 参照图5,第一帧可以在开始时被完全编码，如在方框102中指示的，以便确定基 础或者基准。接着，菱形104处的检查确定是否应该提供分析辅助的编码。如果将不使用 分析辅助的编码，则编码按照传统继续进行。
[0066] 如果提供了分析辅助的编码，如在菱形104中确定的，则确定阈值，如在方框106 中指示的。该阈值可以是固定的或者是自适应的，取决于非运动因素，例如可用的电池功 率、可用的带宽、或者用户选择，这里仅提出几个示例。接下来，在方框108中，分析现有的 帧和后续的帧，以便确定超出阈值的运动是否存在，如果存在，它是否能够被隔离到特定的 区域。为此，可以使用各种分析单元，包括但不局限于卷积单元、腐蚀/膨胀单元、子样本单 元和查找单元。具体地说，图像或帧可以对于阈值之上的运动被分析，相对于之前和/或后 续的帧被分析。
[0067] 接着，如在方框110中指示的，可以定位具有超过阈值的运动的区域。在一个实施 例中，仅对那些区域进行编码，如在方框112中指示的。在一些情况下，可以根本不对给定 帧上的区域进行编码，并且可以简单地记录这一结果，使得在解码期间能够简单地复制该 帧。一般来说，编码器在头部或其它位置中提供关于对什么帧进行编码以及帧是否仅具有 被编码的部分的信息。在一些实施例中，被编码的部分的地址可以按照初始点和矩阵尺寸 的形式被提供。
[0068] 图3、4和5是可以被实现在硬件中的流程图。他们也可以被实现在软件或固件中， 在这种情况下，他们可以被体现在非暂态计算机可读介质上，例如光学、磁或者半导体存储 器。非暂态介质存储指令用于由处理器执行。这样的处理器或控制器的示例包括分析引擎 20,并且适合的非暂态介质可以包括主存储器28和外部存储器22,作为两个示例。
[0069] 如图1所示，视频分析引擎20耦合到包括中央处理单元12的主机。引擎20独立 于主机中央处理单元12来执行指令。然而，主机中央处理单元必须为引擎20馈送数据和 指令，并且它必须接收操作的结果。在一些实施例中，为了完成这些任务，在没有针对指令 执行的完成进行轮询时导致的开销的情况下，可以应用智能消息信号中断（MSI-X)。
[0070] 为了确保要求到主机的大数据传输的指令的数据完整性，引擎20使用生成MSI-X 中断的RAISE指令。所产生的MSI中断不仅用作中断，而且还在该中断的消息数据字段中 承载额外的信息[什么信息？]，以便降低服务该中断时涉及的开销。而且，智能MSI-X中 断控制器拖延对来自指令调度单元的RAISE中断请求的确认，直到传输到主机的数据是完 整的。这一机制可以确保仅在READ或RMD指令成功完成之后通过外围组件互连快速总线 18来发送用于RAISE指令的中断。
[0071] 在一个实施例中，MSI-X接口的结构如下，其中1C是引擎20,0是输出并且I是输 入，尺寸以字节为单位。
[0072]
【权利要求】
1. 一种方法，包括： 生成从视频分析引擎到主机的中断，所述中断指示中断并且包括用于辅助服务所述中 断的信息。
2. 如权利要求1所述的方法，包括对于所述中断提供地址值。
3. 如权利要求1所述的方法，包括提供对于所述中断的数据值。
4. 如权利要求1所述的方法，包括提供消息信号中断。
5. 如权利要求4所述的方法，包括提供对于所述中断的业务类别。
6. 如权利要求1所述的方法，包括延迟对所述中断的确认，直到完成到所述主机的数 据传输为止。
7. -种非暂态计算机可读介质，存储由处理器执行以便执行方法的指令，所述方法包 括： 生成从视频分析引擎到主机的中断，所述中断指示中断并且包括用于辅助服务所述中 断的信息。
8. 如权利要求7所述的介质，进一步存储被执行以便执行方法的指令，所述方法包括 对于所述中断提供地址值。
9. 如权利要求7所述的介质，进一步存储被执行以便执行方法的指令，所述方法包括 提供对于所述中断的数据值。
10. 如权利要求7所述的介质，进一步存储被执行以便执行方法的指令，所述方法包括 提供消息信号中断。
11. 如权利要求10所述的介质，进一步存储被执行以便执行方法的指令，所述方法包 括提供对于所述中断的业务类别。
12. 如权利要求7所述的介质，进一步存储被执行以便执行方法的指令，所述方法包括 延迟对所述中断的确认，直到完成到所述主机的数据传输为止。
13. -种装置，包括： 视频分析引擎；以及 中断控制器，用于生成从所述视频分析引擎到主机的中断，所述中断指示中断并且包 括用于辅助服务所述中断的信息。
14. 如权利要求13所述的装置，所述控制器用于对于所述中断提供地址值。
15. 如权利要求13所述的装置，所述控制器用于提供对于所述中断的数据值。
16. 如权利要求13所述的装置，所述控制器用于提供消息信号中断。
17. 如权利要求16所述的装置，所述控制器用于提供对于所述中断的业务类别。
18. 如权利要求13所述的装置，所述控制器用于延迟对所述中断的确认，直到完成到 所述主机的数据传输为止。
【文档编号】G06F13/14GK104145244SQ201180075963
【公开日】2014年11月12日 申请日期:2011年12月28日 优先权日:2011年12月28日
【发明者】N·多德阿普内尼, A·米什拉, J·M·罗德里格斯 申请人:英特尔公司