数据流存储方法及现场可编程门阵列的制作方法
【专利摘要】本发明实施例提供了一种非易失性可编程逻辑器件的数据流存储方法以及现场可编程门阵列，所述方法包括：从数据接口接收编程指令，所述的编程指令用于指示对易失性存储器进行编程；根据所述的编程指令对易失性存储器进行编程操作，配置数据流文件；从数据接口接收复制指令，所述的复制指令用于指示将易失性存储器中的数据流文件复制到所述的非易失性存储器；根据所述的复制指令将数据流文件复制到所述的非易失性存储器。解决了现有技术中带有易失性存储器诸如SRAM的非易失性FPGA器件仅能实现将数据流文件从EEPROM复制到SRAM，无法实现数据流文件在EEPROM与SRAM之间的双向传输的技术难题。
【专利说明】数据流存储方法及现场可编程门阵列
【技术领域】
[0001]本发明关于数据流存储技术，特别是关于可编程门阵列FPGA的数据流存储技术，具体的讲是一种非易失性可编程逻辑器件的数据流存储方法及现场可编程门阵列。
【背景技术】
[0002]FPGA是一种可以在上电之后，再把需要的控制程序进行输入的芯片。因此，FPGA不是固定的电路，而是一种可以视需要而改变功能的芯片，FPGA的功能可以随着输入的数据而改变。
[0003]FPGA从存储编程数据的特性来讲，一般分为易失性FPGA和非易失性FPGA两种。易失性FPGA通常采用SRAM存储器来存放编程数据流文件。在器件上电时，一般需要由外部CPU编程，或者自动由外部的非易失性存储器中加载编程数据流文件。而非易失性FPGA由于自身存储器中已保留编程数据流文件，上电后即可进如工作状态。
[0004]非易失性FPGA的实现主要有两种情景:一种是用非易失性存储器直接控制逻辑电路。目前所有的SPLD (简单PLD)、CPLD (复杂PLD)和部分非易失性FPGA都是采用此方式。另一种非易失性FPGA是以SRAM直接控制逻辑电路，但在芯片上同时有非易失性存储器。在器件上电时，编程数据流文件会从非易失性存储器自动加载到SRAM中。
[0005]专利号为6828823的美国专利申请涉及带有SRAM的非易失性FPGA器件，该申请公开的FPGA器件通过FPGA外部的JTAG接口或CPU接口对SRAM直接编程，编程结束后FPGA可进如工作状态。另一种方式是通过FPGA外部的JTAG接口对EEPROM编程。结束后FPGA会接受指令自动从EEPROM复制整个数据流文件到SRAM中。复制结束后FPGA可进如工作状态。此类FPGA器件存在的主要问题在于工作过程较为复杂，仅能实现将数据流文件从EEPROM复制到SRAM，无法实现数据流文件在EEPROM与SRAM之间的双向传输，因此需要用户需要掌握对两种或多种的存储器的编程操作，降低了用户体验。
【发明内容】
[0006]本发明实施例提供了一种非易失性可编程逻辑器件的数据流存储方法以及现场可编程门阵列，简化了用户对带有易失性存储器诸如SRAM的非易失性FPGA器件的编程方法，通过FPGA中的控制电路模块，在外部的指令下，可将易失性存储器中的数据流文件自动复制到非易失性存储器中，从而完成对非易失性FPGA的编程。
[0007]本发明的目的之一是，提供一种非易失性可编程逻辑器件PLD的数据流存储方法，所述的非易失性可编程逻辑器件包括非易失性存储器以及易失性存储器，所述的方法包括:从数据接口接收编程指令，所述的编程指令用于指示对易失性存储器进行编程；根据所述的编程指令对易失性存储器进行编程操作，配置数据流文件；从数据接口接收复制指令，所述的复制指令用于指示将易失性存储器中的数据流文件复制到所述的非易失性存储器；根据所述的复制指令将数据流文件复制到所述的非易失性存储器。
[0008]本发明的目的之一是，提供一种非易失性可编程逻辑器件PLD的数据流存储方法，所述的非易失性可编程逻辑器件包括非易失性存储器以及易失性存储器，所述的方法包括:从数据接口接收编程指令，所述的编程指令用于指示对易失性存储器和非易失性存储器进行编程；根据所述的编程指令对所述的易失性存储器进行编程操作，配置数据流文件；根据所述的编程指令对所述的非易失性存储器进行编程操作，配置第二数据流文件；从数据接口接收复制指令，所述的复制指令用于指示将数据流文件从易失性存储器复制到所述的非易失性存储器，将第二数据流文件从非易失性存储器复制到所述的易失性存储器；根据所述的复制指令将数据流文件从易失性存储器复制到所述的非易失性存储器，将第二数据流文件从非易失性存储器复制到所述的易失性存储器。
[0009]本发明的目的之一是，提供一种现场可编程门阵列，包括非易失性存储器、易失性存储器、数据接口、数据流传输器以及TAP控制器，所述的数据接口，用于接收编程指令，所述的编程指令用于指示TAP控制器对易失性存储器和非易失性存储器进行编程操作；所述的TAP控制器，用于根据所述的编程指令对所述的易失性存储器进行编程操作，配置数据流文件，根据所述的编程指令对所述的非易失性存储器进行编程操作，配置第二数据流文件；所述的数据接口，还用于接收复制指令，所述的复制指令用于指示将数据流文件从易失性存储器复制到所述的非易失性存储器，将第二数据流文件从非易失性存储器复制到所述的易失性存储器；所述的数据流传输器，用于根据所述的复制指令将数据流文件从易失性存储器复制到所述的非易失性存储器，将第二数据流文件从非易失性存储器复制到所述的易失性存储器。
[0010]本发明的有益效果在于，解决了现有技术中带有易失性存储器诸如SRAM的非易失性FPGA器件仅能实现将数据流文件从EEPROM复制到SRAM，无法实现数据流文件在EEPROM与SRAM之间的双向传输的技术难题，简化了用户对带有易失性存储器诸如SRAM的非易失性FPGA器件的编程方法，通过FPGA中的控制电路模块，在外部的指令下，可将易失性存储器中的数据流文件自动复制到非易失性存储器中，从而完成对非易失性FPGA的编程，实现了数据流文件在EEPROM与SRAM之间的双向传输，提高了用户体验。
【专利附图】
【附图说明】
[0011]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0012]图1为本发明实施例提供的一种非易失性可编程逻辑器件的数据流存储方法的实施方式一的流程图；
[0013]图2为本发明实施例提供的一种非易失性可编程逻辑器件的数据流存储方法的实施方式二的流程图；
[0014]图3为图1中的步骤S104的具体流程图；
[0015]图4为本发明实施例提供的另一种非易失性可编程逻辑器件的数据流存储方法的流程图；
[0016]图5为图4中的步骤S105的实施方式一的具体流程图；
[0017]图6为图4中的步骤S405的实施方式二的具体流程图；[0018]图7为本发明实施例提供的一种现场可编程门阵列的结构示意图；
[0019]图8为本发明实施例提供的一种现场可编程门阵列的编程示意图；
[0020]图9为本发明实施例提供的一种现场可编程门阵列的控制电路及接口示意图；
[0021]图10为现场可编程门阵列的控制电路模块及接口的一种实施例的示意图；
[0022]图11为本发明实施例提供的一种现场可编程门阵列中数据双向传输的电路原理框图；
[0023]图12为本发明实施例提供的一种现场可编程门阵列中数据双向传输的具体电路图。
【具体实施方式】
[0024]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0025]图7为本发明实施例提供的一种现场可编程门阵列的结构示意图，由图7可知，本发明提供的现场可编程门阵列具体包括:非易失性存储器100、易失性存储器200、数据接口、数据流传输器400以及TAP控制器500，
[0026]其中，所述的数据接口，用于接收编程指令，所述的编程指令用于指示TAP控制器500对易失性存储器200和非易失性存储器100进行编程操作。数据接口在具体的实施方式中，可为CPU接口 301和/或JTAG接口 302，易失性存储器可为SRAM，非易失性存储器可为EEPROM或闪存。
[0027]所述的TAP控制器500，用于根据所述的编程指令对所述的易失性存储器200进行编程操作，配置数据流文件，根据所述的编程指令对所述的非易失性存储器100进行编程操作，配置第二数据流文件；
[0028]所述的数据接口，还用于接收复制指令，所述的复制指令用于指示将数据流文件从易失性存储器200复制到所述的非易失性存储器100，将第二数据流文件从非易失性存储器100复制到所述的易失性存储器200 ；
[0029]所述的数据流传输器400，用于根据所述的复制指令将数据流文件从易失性存储器200复制到所述的非易失性存储器100，将第二数据流文件从非易失性存储器100复制到所述的易失性存储器200。
[0030]图7显示了 FPGA中易失性存储器和非易失性存储器的一种结构示意图，在该图中，非易失性存储器有两块，易失性存储器有多快，在本发明的其他实施方式中，根据实际使用的不同需求，非易失性存储器可以设置成一块或多块，其功能主要为存贮数据。易失性存储器除能存贮数据外，还可以直接控制逻辑，使FPGA工作。在具体的实施方式中，易失性存储器诸如可为SRAM，非易失性存储器诸如可为EEPROM或闪存。
[0031]图8为本发明实施例提供的一种现场可编程门阵列的编程示意图，图8显示了在FPGA中如何进行编程。编程可以通过JTAG接口或CPU接口传输的编程指令，由TAP控制器对SRAM或EEPROM或闪存直接编程。编程结束后FPGA会接受复制指令，数据流文件自动从EEPROM复制到SRAM中，数据流文件在EEPROM与SRAM之间进行双向传输，之后FPGA可进入工作状态。
[0032]图9为本发明实施例提供的一种现场可编程门阵列的控制电路及接口示意图，数据流文件一旦已存在SRAM中，根据从JTAG接口或CPU接口传过来的一个复制指令，TAP控制器就可以自动将SRAM中的数据流文件写入EEPROM/闪存中。
[0033]图10为现场可编程门阵列的控制电路模块及接口的一种实施例的示意图，在该【具体实施方式】中，JTAG接口通过1149.1来实现，TAP控制器通过复制模式、P1532、以及CPU模式实现。数据流文件一旦已存在SRAM中，根据从1149.1JTAG接口或CPU接口传过来的一个指令，复制模式快就可以自动将SRAM中的数据流文件写入EEPROM/闪存中。
[0034]图11为本发明实施例提供的一种现场可编程门阵列中数据双向传输的电路原理框图，由图11可知，本发明中的数据传输器400包括第一地址指针移位寄存器ASR、第二地址指针移位寄存器以及数据移位寄存器DSR，
[0035]本发明的EEPROM与SRAM的双向数据传输时，地址指针移位寄存器(AddressShift Register)选择SRAM和EEPROM中数据的地址，要保证是同一地址。通过数据移位地址指针移位寄存器(Address Shift Register)实现数据从一方交换到另一方。
[0036]其中，数据流文件从易失性存储器复制到非易失性存储器时，所述的第一地址指针移位寄存器，用于接收所述的复制指令，根据所述的复制指令依次选择易失性存储器中每个数据流文件对应的地址；
[0037]所述的第二地址指针移位寄存器，用于选择非易失性存储器中与所述的每个数据流文件对应的地址相同的地址；
[0038]所述的数据移位寄存器，用于依次将每个数据流文件从所述的易失性存储器复制到所述的非易失性存储器。
[0039]当第二数据流文件从非易失性存储器复制到易失性存储器时，所述的第二地址指针移位寄存器，用于接收所述的复制指令，根据所述的复制指令依次选择非易失性存储器中每个第二数据流文件对应的地址；
[0040]所述的第一地址指针移位寄存器，用于选择易失性存储器中与所述的每个第二数据流文件对应的地址相同的地址；
[0041]所述的数据移位寄存器，用于依次将每个第二数据流文件从所述的非易失性存储器复制到所述的易失性存储器。
[0042]图11中，SRAM和非易失性存储器更进一步定义为N*M大小的两维矩阵。地址指针移位寄存器(Address Shift Register)长度为N+l ;通过数据移位寄存器(Data ShiftRegister)长度为M+1。图11中显示的是第η位地址的一排数据正在从SRAM中被复制到非易失性存储器当中。其中，图12所示的是以第m位单元为例的具体电路原理图。图12的电路单元重复M+1次就构成了 DSR，控制信号决定了 DSR的功能。
[0043]图1为本发明实施例提供的一种非易失性可编程逻辑器件的数据流存储方法的实施方式一的流程图，所述的非易失性可编程逻辑器件包括非易失性存储器以及易失性存储器，由图1可知，所述的现场可编程门阵列中的数据流存储方法包括:
[0044]SlOl:从数据接口接收编程指令，所述的编程指令用于指示对易失性存储器进行编程，数据接口在具体的实施方式中，可为CPU接口 301和/或JTAG接口 302，易失性存储器可为SRAM，非易失性存储器可为EEPROM或闪存。[0045]S102:根据所述的编程指令对易失性存储器进行编程操作，配置数据流文件。图8为本发明实施例提供的一种现场可编程门阵列的编程示意图，图8显示了在FPGA中如何进行编程。编程可以通过JTAG接口或CPU接口传输的编程指令，由TAP控制器对SRAM直接编程。编程结束后FPGA会接受复制指令，数据流文件自动从SRAM复制到EEPROM中，之后FPGA可进入工作状态。
[0046]S103:从数据接口接收复制指令，所述的复制指令用于指示将易失性存储器中的数据流文件复制到所述的非易失性存储器；
[0047]S104:根据所述的复制指令将数据流文件复制到所述的非易失性存储器。
[0048]该方法实现了数据流文件从易失性存储器复制到非易失性存储器。在本发明的【具体实施方式】中，根据实际使用的不同需求，非易失性存储器可以设置成一块或多块，其功能主要为存贮数据。易失性存储器除能存贮数据外，还可以直接控制逻辑，使FPGA工作。在具体的实施方式中，易失性存储器诸如可为SRAM，非易失性存储器诸如可为EEPROM或闪存。
[0049]图2为本发明实施例提供的一种非易失性可编程逻辑器件的数据流存储方法的实施方式二的流程图，由图2可知，该方法除了上述步骤外，还包括S205:所述的非易失性存储器存储所述的数据流文件。
[0050]图3为图1中的步骤S104的具体流程图，由图3可知，步骤S104具体包括:
[0051]S301:地址指针移位寄存器接收所述的复制指令；
[0052]S302:所述的地址指针移位寄存器依次选择易失性存储器中每个数据流文件对应的地址；
[0053]S303:地址指针移位寄存器选择非易失性存储器中与所述的每个数据流文件对应的地址相同的地址；
[0054]S304:数据移位寄存器依次将每个数据流文件从所述的易失性存储器复制到所述的非易失性存储器。
[0055]图11为本发明实施例提供的一种现场可编程门阵列中数据流文件传输的电路原理框图，由图11可知，本发明中的数据传输器400包括第一地址指针移位寄存器ASR、第二地址指针移位寄存器以及数据移位寄存器DSR，
[0056]本发明的EEPROM与SRAM的数据传输时，地址指针移位寄存器(Address ShiftRegister)选择SRAM和EEPROM中数据的地址，要保证是同一地址。通过数据移位地址指针移位寄存器(Address Shift Register)实现数据从一方交换到另一方。
[0057]图11中，SRAM和非易失性存储器更进一步定义为N*M大小的两维矩阵。地址指针移位寄存器(Address Shift Register)长度为N+l ;通过数据移位寄存器(Data ShiftRegister)长度为M+1。图11中显示的是第η位地址的一排数据正在从SRAM中被复制到非易失性存储器当中。其中，图12所示的是以第m位单元为例的具体电路原理图。图12的电路单元重复M+1次就构成了 DSR，控制信号决定了 DSR的功能。
[0058]图4为本发明实施例提供的另一种非易失性可编程逻辑器件的数据流存储方法的流程图，由图4可知，该方法具体包括:
[0059]S401:从数据接口接收编程指令，所述的编程指令用于指示对易失性存储器和非易失性存储器进行编程；数据接口在具体的实施方式中，可为CPU接口 301和/或JTAG接口 302，易失性存储器可为SRAM，非易失性存储器可为EEPROM或闪存。[0060]S402:根据所述的编程指令对所述的易失性存储器进行编程操作，配置数据流文件；
[0061]S403:根据所述的编程指令对所述的非易失性存储器进行编程操作，配置第二数据流文件；图8为本发明实施例提供的一种现场可编程门阵列的编程示意图，图8显示了在FPGA中如何进行编程。编程可以通过JTAG接口或CPU接口传输的编程指令，由TAP控制器对SRAM直接编程。编程结束后FPGA会接受复制指令，数据流文件自动从SRAM复制到EEPROM中，之后FPGA可进入工作状态。
[0062]S404:从数据接口接收复制指令，所述的复制指令用于指示将数据流文件从易失性存储器复制到所述的非易失性存储器，将第二数据流文件从非易失性存储器复制到所述的易失性存储器；
[0063]S405:根据所述的复制指令将数据流文件从易失性存储器复制到所述的非易失性存储器，将第二数据流文件从非易失性存储器复制到所述的易失性存储器。
[0064]该方法实现了数据流文件从易失性存储器复制到所述的非易失性存储器，第二数据流文件从非易失性存储器复制到所述的易失性存储器，即实现了数据流文件在易失性存储器与非易失性存储器之间的双向传输。在本发明的【具体实施方式】中，根据实际使用的不同需求，非易失性存储器可以设置成一块或多块，其功能主要为存贮数据。易失性存储器除能存贮数据外，还可以直接控制逻辑，使FPGA工作。在具体的实施方式中，易失性存储器诸如可为SRAM，非易失性存储器诸如可为EEPROM或闪存。
[0065]图11为本发明实施例提供的一种现场可编程门阵列中数据双向传输的电路原理框图，由图11可知，本发明中的数据传输器400包括第一地址指针移位寄存器ASR、第二地址指针移位寄存器以及数据移位寄存器DSR，
[0066]本发明的EEPROM与SRAM的双向数据传输时，地址指针移位寄存器(AddressShift Register)选择SRAM和EEPROM中数据的地址，要保证是同一地址。通过数据移位地址指针移位寄存器(Address Shift Register)实现数据从一方交换到另一方。
[0067]图5为图4中的步骤S405的实施方式一的具体流程图，该实施方式显示的数据流文件从易失性存储器复制到非易失性存储器，由图5可知，步骤S105具体包括:
[0068]S501:地址指针移位寄存器接收所述的复制指令；
[0069]S502:所述的地址指针移位寄存器依次选择易失性存储器中每个数据流文件对应的地址；
[0070]S503:地址指针移位寄存器选择非易失性存储器中与所述的每个数据流文件对应的地址相同的地址；
[0071]S504:数据移位寄存器依次将每个数据流文件从所述的易失性存储器复制到所述的非易失性存储器。
[0072]图6为图4中的步骤S405的实施方式二的具体流程图，该实施方式为第二数据流文件从非易失性存储器复制到易失性存储器，由图6可知，步骤S405具体包括:
[0073]S601:地址指针移位寄存器接收所述的复制指令；
[0074]S602:地址指针移位寄存器依次选择非易失性存储器中每个第二数据流文件对应的地址；
[0075]S603:地址指针移位寄存器选择易失性存储器中与所述的每个第二数据流文件对应的地址相同的地址；
[0076]S604:数据移位寄存器依次将每个第二数据流文件从所述的非易失性存储器复制到所述的易失性存储器。
[0077]图11中，SRAM和非易失性存储器更进一步定义为N*M大小的两维矩阵。地址指针移位寄存器(Address Shift Register)长度为N+l ;通过数据移位寄存器(Data ShiftRegister)长度为M+1。图11中显示的是第η位地址的一排数据正在从SRAM中被复制到非易失性存储器当中。其中，图12所示的是以第m位单元为例的具体电路原理图。图12的电路单元重复M+1次就构成了 DSR，控制信号决定了 DSR的功能。
[0078]下面结合具体的实施例，详细描述本发明的一种非易失性可编程逻辑器件的数据流存储方法以及现场可编程门阵列。以1149.1来作例子:先通过1149.1(JTAG)接口对SRAM编程。在编程结束以后，发一个“复制”指令给复制控制电路模块。此控制电路将起动从SRAM读取数据并将对EEPROM进行编程。编程接数后，制控制电路模块用一个信号告知用户，编程结束。
[0079]综上所述，本发明解决了现有技术中带有易失性存储器诸如SRAM的非易失性FPGA器件仅能实现将数据流文件从EEPROM复制到SRAM，无法实现数据流文件在EEPROM与SRAM之间的双向传输的技术难题，简化了用户对带有易失性存储器诸如SRAM的非易失性FPGA器件的编程方法，通过FPGA中的控制电路模块，在外部的指令下，可将易失性存储器中的数据流文件自动复制到非易失性存储器中，从而完成对非易失性FPGA的编程，实现了数据流文件在EEPROM与SRAM之间的双向传输，提高了用户体验。
[0080]本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一般计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-OnlyMemory, ROM)或随机存储记忆体(Random AccessMemory, RAM)等。
[0081]本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
【权利要求】
1.一种非易失性可编程逻辑器件PLD的数据流存储方法，其特征是，所述的非易失性可编程逻辑器件包括非易失性存储器以及易失性存储器，所述的方法包括: 从数据接口接收编程指令，所述的编程指令用于指示对易失性存储器进行编程； 根据所述的编程指令对易失性存储器进行编程操作，配置数据流文件； 从数据接口接收复制指令，所述的复制指令用于指示将易失性存储器中的数据流文件复制到所述的非易失性存储器； 根据所述的复制指令将数据流文件复制到所述的非易失性存储器。
2.根据权利要求1所述的数据流存储方法，其特征是，所述的数据接口包括CPU接口和/ 或 JTAG 接口。
3.根据权利要求1所述的数据流存储方法，其特征是，所述的方法还包括: 所述的非易失性存储器存储所述的数据流文件。
4.根据权利要求3所述的数据流存储方法，其特征是，根据所述的复制指令将数据流文件复制到所述的非易失性存储器具体包括: 地址指针移位寄存器接收所述的复制指令； 所述的地址指针移位寄存器依次选择易失性存储器中每个数据流文件对应的地址；地址指针移位寄存器选择非易失性存储器中与所述的每个数据流文件对应的地址相同的地址； 数据移位寄存器依次将每·个数据流文件从所述的易失性存储器复制到所述的非易失性存储器。
5.一种非易失性可编程逻辑器件PLD的数据流存储方法，其特征是，所述的非易失性可编程逻辑器件包括非易失性存储器以及易失性存储器，所述的方法包括: 从数据接口接收编程指令，所述的编程指令用于指示对易失性存储器和非易失性存储器进行编程； 根据所述的编程指令对所述的易失性存储器进行编程操作，配置数据流文件； 根据所述的编程指令对所述的非易失性存储器进行编程操作，配置第二数据流文件；从数据接口接收复制指令，所述的复制指令用于指示将数据流文件从易失性存储器复制到所述的非易失性存储器，将第二数据流文件从非易失性存储器复制到所述的易失性存储器； 根据所述的复制指令将数据流文件从易失性存储器复制到所述的非易失性存储器，将第二数据流文件从非易失性存储器复制到所述的易失性存储器。
6.根据权利要求5所述的数据流存储方法，其特征是，所述的数据接口包括CPU接口和/ 或 JTAG 接口。
7.根据权利要求5所述的数据流存储方法，其特征是，根据所述的复制指令将数据流文件从易失性存储器复制到所述的非易失性存储器包括: 地址指针移位寄存器接收所述的复制指令； 所述的地址指针移位寄存器依次选择易失性存储器中每个数据流文件对应的地址；地址指针移位寄存器选择非易失性存储器中与所述的每个数据流文件对应的地址相同的地址； 数据移位寄存器依次将每个数据流文件从所述的易失性存储器复制到所述的非易失性存储器。
8.根据权利要求5所述的数据流存储方法，其特征是，将第二数据流文件从非易失性存储器复制到所述的易失性存储器具体包括: 地址指针移位寄存器依次选择非易失性存储器中每个第二数据流文件对应的地址； 地址指针移位寄存器选择易失性存储器中与所述的每个第二数据流文件对应的地址相同的地址； 数据移位寄存器依次将每个第二数据流文件从所述的非易失性存储器复制到所述的易失性存储器。
9.一种现场可编程门阵列FPGA，其特征是，所述的FPGA包括非易失性存储器、易失性存储器、数据接口、数据流传输器以及TAP控制器， 所述的数据接口，用于接收编程指令，所述的编程指令用于指示TAP控制器对易失性存储器和非易失性存储器进行编程操作； 所述的TAP控制器，用于根据所述的编程指令对所述的易失性存储器进行编程操作，配置数据流文件，根据所述的编程指令对所述的非易失性存储器进行编程操作，配置第二数据流文件； 所述的数据接口，还用于接收复制指令，所述的复制指令用于指示将数据流文件从易失性存储器复制到所述的非易失性存储器，将第二数据流文件从非易失性存储器复制到所述的易失性存储器； 所述的数据流传输器，用于根据所述的复制指令将数据流文件从易失性存储器复制到所述的非易失性存储器，将第二数据流文件从非易失性存储器复制到所述的易失性存储器。
10.根据权利要求9所述的现场可编程门阵列FPGA，其特征是，所述的数据接口包括CPU接口和/或JTAG接口。
11.根据权利要求9所述的现场可编程门阵列FPGA，其特征是，所述的数据流传输器包括第一地址指针移位寄存器、第二地址指针移位寄存器以及数据移位寄存器， 其中，所述的第一地址指针移位寄存器，用于接收所述的复制指令，根据所述的复制指令依次选择易失性存储器中每个数据流文件对应的地址； 所述的第二地址指针移位寄存器，用于选择非易失性存储器中与所述的每个数据流文件对应的地址相同的地址； 所述的数据移位寄存器，用于依次将每个数据流文件从所述的易失性存储器复制到所述的非易失性存储器。
12.根据权利要求9所述的现场可编程门阵列FPGA，其特征是，所述的数据流传输器包括第一地址指针移位寄存器、第二地址指针移位寄存器以及数据移位寄存器， 所述的第二地址指针移位寄存器，用于接收所述的复制指令，根据所述的复制指令依次选择非易失性存储器中每个第二数据流文件对应的地址； 所述的第一地址指针移位寄存器，用于选择易失性存储器中与所述的每个第二数据流文件对应的地址相同的地址； 所述的数据移位寄存器，用于依次将每个第二数据流文件从所述的非易失性存储器复制到所述的易失性存储器。
【文档编号】G06F11/14GK103853629SQ201210500605
【公开日】2014年6月11日 申请日期:2012年11月29日 优先权日:2012年11月29日
【发明者】朱璟辉 申请人:艺伦半导体技术股份有限公司