一种无效时钟路径检查的方法
【专利摘要】当今超深亚微米工艺条件下，超大规模信息系统集成并固化在芯片上。其中时钟系统的设计亦日趋复杂，芯片的时序收敛与时钟综合的好坏息息相关，减少时钟网络耗能也是低功耗芯片设计的一个重要目标。本文提出了一种无效时钟路径（invalidclockpath）检查的方法，它定义了门控时钟的数据信号引入时钟网络从而构成无效时钟路径；分析了无效时钟路径会引起不必要的时钟缓冲器单元插入和时钟信号延时的增加；并提供了在复杂时钟系统当中寻找且鉴别无效时钟路径的方法；最后针对无效时钟路径对时钟树综合质量的影响，提出了在无效时钟路径节点上设置忽略属性的解决方案，很好的避免了对芯片时序和功耗的冲击。
【专利说明】一种无效时钟路径检查的方法
【技术领域】
[0001]无效时钟路径检查的方法是EDA工具在时钟设计过程中的一种对符合特殊结构特征的时钟路径分析、检查以及如何处理的方法。本发明属于EDA设计领域。
【背景技术】
[0002]超深亚微米工艺条件下，超大规模信息系统集成并固化在芯片上，日趋复杂的后端物理设计不得不依赖于EDA (电子设计自动化)工具的辅助。时钟信号控制着电路中所有同步单元的工作；超高速、低功耗、高性能的集成电路发展对时钟系统提出了更高的设计要求。当今主流的时钟树综合工具都旨在创建一个时钟信号延时短、偏差小、缓冲器单元少的平衡树型网络结构。过长的时钟信号延时会更容易受到制造工艺偏差的影响，过多的缓冲器单元则会带来系统更多的功耗。
[0003]通常一个时钟结构包括时钟定义点、组合逻辑单元(例如门控时钟单元)，同步单元(例如触发器单元)等。一个时钟组包括有多个时钟，时钟组内的同步单元要求时钟信号从定义点发出后同时到达同步单元。一个主时钟还可以有多个派生时钟与之关联，定义了不同的频率、相位关系。为了降低功耗，通常针对同步单元的时钟进行门控优化，利用组合逻辑的与门/或门来控制时钟的开关，减少时钟电路不必要的翻转。
[0004]当时钟系统越来越庞大，时钟关系越来越复杂，有时候数据信号和时钟信号的界限非常模糊，很难确定是否应该与其它时钟路径一起进行平衡，这就给EDA时钟综合工具带来困难。如果处理不当，会导致插入大量不必要的缓冲器单元，时钟信号延时也会大大增长。
[0005]因此在这里我们提出了一种方法:无效时钟路径检查的方法，它定义了无效时钟路径的构成，在复杂时钟系统的结构中能够快速检查到这种特殊结构，并且提供了对应的解决方案，从而提闻了时钟树综合的质量，保证了芯片的时序收敛。
【发明内容】
[0006]本发明提出一种无效时钟路径检查的方法，这种方法将具有某些特殊结构特点的时钟信号传递路径总结归纳为无效时钟路径(invalid clock path)。无效时钟路径的存在对于EDA时钟综合工具是非常大的隐患，本文将详细阐述其危害和相对应的解决方案。
[0007]无效时钟路径的定义:在一个复杂的时钟系统中，常常会定义有派生时钟。时钟综合工具在进行时钟树综合的过程中，会打通从派生时钟定义点到主时钟的定义点之间的触发器单元，也就是说之间路径上的所有触发器单元的时钟节点都被赋予“通过”属性。如果这样的路径连接到门控时钟的使能端，即作为门控时钟电路使能的数据信号和真正的时钟信号再聚合在派生时钟定义点，那么这样的路径就称之为无效时钟路径。
[0008]如图1所示，在G点定义有一派生时钟，在回溯到主时钟定义点的路径上，穿过了一个触发器DFF单元，与门AND单元作为门控时钟控制，那么时钟路径ABQEG就构成了一条无效时钟路径。
[0009]无效时钟路径的危害:时钟综合工具力图平衡时钟树的各个分支时延值。对于时钟信号再聚合的情况，通常要对再聚合分支中时延短的分支进行补偿，以到达时钟信号传递的平衡。无效时钟路径的存在引入了再聚合结构，而且其中通过触发器单元的一条分支是数据信号，用来控制门控时钟的使能，它本不应该和真正的时钟信号进行时延平衡操作。如果对无效时钟路径不加处理，时钟综合工具会在再聚合结构的另外一个分支插入不必要的缓冲器单元用作时延补偿。一方面增加了时钟信号传递的总时延；另外一方面不必要的缓冲器单元也增加了时钟网络的功耗。
[0010]在图2所示的EDA时钟综合工具得到的时钟树综合结果中，可以看到缓冲器单元bl/b2/b3是为了匹配触发器DFF单元时延而插入的，它们增大了时钟网络的延时和功耗。
[0011]无效时钟路径的鉴别条件和处理方法:1)无效时钟路径一定构成了时钟信号的再聚合结构；2)再聚合结构其中的一条分支通过了触发器单元，到达门控时钟的使能端；3)门控时钟输出端之后定义有派生时钟。满足上述三个特点的路径就是无效时钟路径。针对无效时钟路径，可以在进行时钟树综合之前，在门控时钟的使能端标记“忽略”属性，这样就打断了再聚合结构中本是数据信号的通路分支，而真正的时钟信号直接穿过与门AND单元，避免了不必要的平衡。
[0012]如图3所示，与门AND单元的使能端E点被标记了 “忽略”属性，时钟综合的时候会忽略这条无效时钟路径，真正的时钟信号从C点传递下去。
[0013]
【专利附图】
【附图说明】
图1无效时钟路径的构成图2时钟树综合结果图3无效时钟路径的解决方案具体实施步骤:
结合一个具体的实例说明无效时钟路径的查找及处理方法，操作流程步骤如下:
O准备电路单元库文件，记录连接关系的电路网表文件，定义时钟和时延约束的文件；
2)打开EDA时钟工具，显示时钟系统结构；
3)通过查找再聚合结构(Reconvergency),判断其分支是否通过触发器单元,如果通过触发器单元的分支连接到门控时钟的使能端，且门控时钟后定义有派生时钟，则这条分支是无效时钟路径；
4)如果工具不支持再聚合结构的查询，可以从派生时钟定义点出发，如果回溯到主时钟定义点有多条路径分支，且某条路径经过了门控时钟和触发器单元，则这条分支是无效时钟路径；
5)在无效时钟路径的门控时钟使能端节点，设置时钟树综合“忽略”属性。
【权利要求】
1.一种无效时钟路径检查的方法，涉及到EDA设计工具的主要特征为: (1)无效时钟路径(invalidclock path)的定义，以及路径主要组成部分(触发器单元和门控时钟使能端)； (2)无效时钟路径会在时钟树综合过程中引起不必要的路径平衡，导致更多的缓冲器单元插入和时钟信号延时增加； (3)在时钟系统设计中寻找、鉴别无效时钟路径的方法； (4)针对无效时钟路径对时钟树综合质量的影响，可以在无效时钟路径的门控时钟使能端节点上设置忽略属性作为解决方案。
2.要求保护具有特征(I)、(2)、(3)的组合。
3.要求保护具有特征(I)、(3)、(4)的组合。
【文档编号】G06F17/50GK104050304SQ201310080102
【公开日】2014年9月17日 申请日期:2013年3月14日 优先权日:2013年3月14日
【发明者】董森华, 刘毅, 汪燕芳, 牛飞飞 申请人:北京华大九天软件有限公司