技术总结
本发明公开了一种高速互联总线的报文过滤系统及方法，包括译码模块、连接译码模块的冒泡模块、连接冒泡模块的合并模块、以及连接合并模块的转换模块；本发明高速互联总线的报文过滤系统通过对高速互联总线上传输的数据进行译码，保留有效数据报文，过滤其中的无效信息，并对过滤后的数据流通过异步FIFO做时钟域转换，将其从高速互联总线的高频时钟域转换到FPGA芯片核心逻辑的低频时钟域，降低了频率和资源的要求，从而解决了FPGA验证系统局限性的问题，提高了高速互联总线的设计灵活性。通过降低FPGA原型系统的风险和难度，缩短了产品的验证周期，提高了芯片投片成功率。
技术研发人员：周恒钊;陈继承
受保护的技术使用者：浪潮电子信息产业股份有限公司
文档号码：201310235489
技术研发日：2013.06.14
技术公布日：2017.01.11