集成电路时钟网格主干尺寸的规划方法
【专利摘要】本发明公开了一种集成电路时钟网格主干尺寸的规划方法，其实施步骤如下：1）对布局后的设计进行横纵均匀带状区域划分得到多个带状区；2）按带状区负载数量进行优先级排序，负载数量越大则优先级越高；3）按优先级从高到低的顺序依次在相应横纵带状区内虚拟添加单根网格主干，每一次添加单根网格主干后估算当次总网格的线电容及时钟偏差范围，直至遍历完所有带状区；4）选出使得估算的时钟偏差范围在用户指定的时钟偏差值以内且线电容最小的总网格尺寸作为最终规划结果。本发明具有时钟布线长度小、节省布线资源、线电容引起的时钟网络功耗低、扩展性好、能够在获得在满足时钟偏差指标的前提下使得时钟线电容或功耗尽量最小化的优点。
【专利说明】集成电路时钟网格主干尺寸的规划方法
【技术领域】
[0001]本发明涉及微电子【技术领域】的集成电路(Integrated Circuit,以下简称IC)设计自动化领域，具体涉及ー种集成电路(IC)时钟网格(Clock Mesh)主干尺寸的规划方法。
【背景技术】
[0002]如图1所示，目前半定制数字集成电路(IC) 一般都是从用硬件描述语言(Hardware Description Language, HDL)进行数字逻辑电路的逻辑设计开始，经过前端仿真、逻辑综合生成门级网表等，直至完成电路布局的布线、时序与可制造性收敛验证，最終经流片制造形成的芯片产品。逻辑综合生成门级网表以后的阶段属于后端设计，后端设计的主要步骤包括布图规划与布局并优化、生成时钟网络并优化、布线并优化、时序与可制造性收敛验证，各个阶段都伴随着迭代优化的过程。
[0003]由于エ艺尺寸縮小造成的不确定性对芯片时钟网络的影响越来越大，时钟设计已成为整个后端设计的重点和难点。对于同步的VLSI系统，电路速度主要受两个因素影响:一是最长组合逻辑路径的延迟；ニ是同步时序单元的局部最大时钟偏差。集成电路エ艺进入超深亚微米后，不但芯片规模不断増大，工作频率也日益上升，组合逻辑电路的开关速度大大提高，已经不构成对芯片速度最制约的因素。而时钟网络作为同步数字电路信号传输的“动カ源”，具有分布范围广、翻转率最高等特点，极易受到エ艺尺寸缩小带来的片上误差影响，时钟网络的偏差对芯片时序的影响不但没有相应减小，反而越来越凸显，成为影响电路性能的主要因素。因此设计性能优良的时钟网络在整个后端物理实现流程里占据着举足轻重的地位。
[0004]目前主流IC后端电子设计自动化(Electronic Design Automation,以下简称EDA)工具(如Synopsys公司的IC Compiler和Cadence公司的Encounter)对平衡树型时钟结构的综合已经相当成熟，用户只要给定几个时钟网络相关的性能指标如偏差、延迟、跳变时间等，该工具就能全自动地生成树型时钟。对于规模较小或时钟约束不太紧的设计，时钟树综合(Clock Tree Synthesis,以下简称CTS)完全能够满足用户的需求,但当设计规模比较大、性能要求较高吋，CTS往往显得カ不从心，综合出的时钟树级数多，非公共路径长，造成时钟延迟及偏差都比较大，现今如45nm及以下的超深亚微米エ艺使得片上误差(On ChipVariation,以下简称0CV)的影响越来越明显,非公共路径的存在使时钟偏差进ー步加大。网格型的时钟结构是解决这类问题的最佳选择，上面提到的两款工具都提供了网格型时钟综合的方案，但相比CTS而言，时钟网格综合(Clock Mesh Synthesis，以下简称CMS)需要用户确定较多的參数，如网格主干数量、布线层、宽度、摆放位置等等，自动化程度非常低。
【发明内容】
[0005]本发明要解决的技术问题提供一种时钟布线长度小、节省布线资源、线电容引起的时钟网络功耗低、扩展性好、能够在获得在满足时钟偏差指标的前提下使得时钟线电容或功耗尽量最小化的集成电路时钟网格主干尺寸的规划方法。[0006]为了解决上述技术问题，本发明采用的技术方案为:
[0007]ー种集成电路时钟网格主干尺寸的规划方法，其实施步骤如下:
[0008]I)对布局后的设计进行横纵均匀帯状区域划分得到沿横向及纵向分布的多个带状区；
[0009]2)按落在每个带状区内的负载数量对带状区进行优先级排序，帯状区内的负载数量越大则优先级越高；
[0010]3)按优先级从高到低的顺序依次在相应横纵帯状区内虚拟添加单根网格主干，并在每一次添加单根网格主干后估算当次总网格的线电容及时钟偏差范围，直至遍历完所有帯状区；
[0011]4)选出使得估算的时钟偏差范围在用户指定的时钟偏差值以内且线电容最小的总网格尺寸作为最终规划結果。
[0012]作为本发明集成电路时钟网格主干尺寸的规划方法的进ー步改进:
[0013]所述步骤I)中对布局后的设计进行横纵均匀帯状区域划分时，帯状区域划分的间距如式(I)所示；
[0014]
【权利要求】
1.ー种集成电路时钟网格主干尺寸的规划方法，其特征在于实施步骤如下: 1)对布局后的设计进行横纵均匀帯状区域划分得到沿横向及纵向分布的多个带状区； 2)按落在每个带状区内的负载数量对带状区进行优先级排序，帯状区内的负载数量越大则优先级越高； 3)按优先级从高到低的顺序依次在相应横纵帯状区内虚拟添加单根网格主干，并在每一次添加单根网格主干后估算当次总网格的线电容及时钟偏差范围，直至遍历完所有帯状区； 4)选出使得估算的时钟偏差范围在用户指定的时钟偏差值以内且线电容最小的总网格尺寸作为最终规划結果。
2.根据权利要求1所述的集成电路时钟网格主干尺寸的规划方法，其特征在于:所述步骤I)中对布局后的设计进行横纵均匀帯状区域划分时，帯状区域划分的间距如式(I)所示；
3.根据权利要求1或2所述的集成电路时钟网格主干尺寸的规划方法，其特征在于:所述步骤3)中根据式(2)估算当次总网格的线电容；
4.根据权利要求3所述的集成电路时钟网格主干尺寸的规划方法，其特征在于:所述步骤3)中根据式(5)估算当次总网格的时钟偏差范围；
式(5)中，K代表当次总网格的时钟偏差范围，b代表单个网格驱动器；Kb代表相对于网格驱动器b的局部最大时钟偏差，B代表设计中所有网格驱动器的总集合；相对于网格驱动器b的局部最大时钟偏差Kb的表达式如式(6)所不；
【文档编号】G06F17/50GK103605863SQ201310625291
【公开日】2014年2月26日 申请日期:2013年11月27日 优先权日:2013年11月27日
【发明者】赵振宇, 杨正强, 窦强, 乐大珩, 冯超超, 马卓, 马驰远, 余金山, 何小威 申请人:中国人民解放军国防科学技术大学