一种基于fpga调频策略的61588守时方法
【专利摘要】本发明公开了一种基于FPGA调频策略的61588守时方法，属于通讯【技术领域】，其特征在于：该方法在以时钟源、被同步装置的晶振不受外界条件影响为前提的基础上，中央处理单元根据每次同步计算出的时间误差作为补偿值，来实时微调FPGA时钟计数器的tick数，能有效解决61588同步时钟源失联情况下被同步装置的守时问题。采用此守时策略的智能设备，在61588同步时钟源失联情况下，其可靠性、灵敏性和稳定性方面完全满足智能变电站的要求。
【专利说明】—种基于FPGA调频策略的61588守时方法
【技术领域】
[0001]本发明涉及一种基于FPGA调频测量的61588守时方法，属于通讯【技术领域】。
【背景技术】
[0002]现阶段，采用基于IEC 61850标准的智能变电站被提上记事日程，随着基于IEC61850标准建设的智能变电站陆续投入运行，电子式电压、电流互感器及智能电子设备必将广泛应用于智能变电站中。传统的时间同步协议如SNTP由于同步精度有限，已无法满足现阶段电力自动化设备的同步需求。为解决智能变电站网络同步问题，IEC将IEEE所制定的1588精确定时协议转化IEC61588标准，该标准也已被我国采标为《用于网络化测量和控制系统的精确时钟同步协议》。
[0003]电力系统守时对实时分析电网状态及保障电网运行安全具有十分重要的意义。可以满足在同步装置暂时失联情况下各种设备和系统对时间同步的需求，保证实时数据采集的一致性，提高相量和功角动态监测、线路故障测距等的准确性，从而增强电力系统故障分析和稳定控制的能力，是1588同步系统的关键点之一。
【发明内容】
[0004]本发明的目的在于提供一种基于调频策略的61588守时方法。
[0005]本发明为一种基于FPGA调频测量的61588守时方法，其特征在于，该方法包含以下步骤:
[0006]在采用IEC61588标准的智能变电站中，智能设备中央处理单元CPU根据时钟源、被同步装置的晶振每次同步计算出的时间误差作为补偿值，来微调FPGA时钟计数器的tick数(晶振每振荡一次计为一个tick数)，在同步时钟源失联情况下，采用FPGA调频的方式弥补此晶振误差，包含以下步骤:
[0007](一 )初始化
[0008]11)根据智能设备默认中断时间初始化被同步装置整秒中断数Ns ；
[0009]12)初始化IOms补偿寄存器tick数N1。为O ;
[0010]13)初始化IOOms补偿寄存器tick数Nltltl为O ;
[0011]14)初始化IOOOms补偿寄存器tick数Nicitltl为O ;
[0012]15)初始化需补偿纳秒数Tb为O ;
[0013](二)在智能设备CPU每个中断段内，依次执行如下环节:
[0014]21)接收采用IEC 61588精确时钟同步协议的同步报文；
[0015]22)每30个同步周期记录一次时间误差；
[0016]23)每10个时间误差求取一次平均值得出补偿值；
[0017]24)将补偿值补进整秒时间；
[0018]25)根据整秒时间计算出Ns、N10, N100、N1000 ；
[0019]26)将Ns、N10, N100, N1000设置入对应的寄存器。[0020]在有同步情况下，时钟源每2秒发起一次同步，被同步装置I分钟记录一次同步误差。
[0021]本发明所达到的有益效果:
[0022]该方法是在考虑网络延时的情况下，认为被同步装置与时钟源之间的时间差是由两台装置时钟晶振的差异性导致的，通过中央处理单元统计每分钟两者之间的时间差并求多次平均值作为晶振误差，在时钟源失联情况下，采用FPGA调频的方式弥补此晶振误差，从而有效解决被同步装置与时钟源之间由于存在晶振频率偏差而造成的同步不一致的影响。采用此守时方法的智能设备，在61588同步时钟源失联情况下，其可靠性、灵敏性和稳定性方面完全满足智能变电站的守时要求。
【专利附图】
【附图说明】
[0023]图1FPGA守时设置总流程；
[0024]图2误差归一化及累积流程；
[0025]图3FPGA守时设置流程。
【具体实施方式】
[0026]下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
[0027]基于FPGA调频策略的61588守时方法，该方法包含以下步骤:
[0028]1、FPGA守时设置总流程
[0029]在有61588同步情况下，时钟源2s中发起一次61588同步，被同步装置I分钟记录一次同步误差，流程如图1所示。本流程在有61588同步信号时完成同步，同时完成由于智能装置晶振与主机主种晶振不一致导致的单位时间内产生的时间差的统计。
[0030]2、误差归一化及累积，流程如图2所示。本流程是流程I的子流程，完成每30次统计计算一次由于智能装置晶振与主机主种晶振不一致导致的单位时间内产生的时间差，为了消除误差，时间差为10次误差的平均值。
[0031]3、FPGA守时设置，流程如图3所示。本流程是在61588同步信号消失之后FPGA的守时流程，FPGA根据流程I和流程2在10ms、100ms、IOOOms补偿点对根据计算出来的补偿值补偿tick数。
[0032]具体算法如下:
[0033]整秒:
[0034]T:根据时钟源计算出的被同步装置整秒纳秒数；
[0035]Ns:被同步装置整秒中断数；
[0036]Nltl:1Oms 补偿寄存器 tick 数；
[0037]N100:1OOms 补偿寄存器 tick 数；
[0038]N1000:1000ms 补偿寄存器 tick 数；
[0039]f:系统频率；
[0040]fs:采样频率；
[0041]Tns:每个tick的纳秒数；[0042]Tb:需补偿纳秒数；
[0043]有公式:
[0044]T= (NsXfX fs+N10X 100+N100X I(HN1000) XTns+Tb ；
[0045]根据上式，通过反向推导，计算出NyNwNic^Niwci并设置入对应的寄存器。
[0046]本发明提出来的一种基于FPGA调频策略的61588守时方法，前提是时钟源与被同步装置的晶振不受外界条件影响。本发明所提出的守时方法主要体现于运行在中央处理单元的DSP及FPGA内部的软件上，软件的流程框图如各图所示。守时方法包括以下步骤:
[0047]1、初始化
[0048]DNs:根据本装置默认中断时间初始化整秒中断数；
[0049]2) N10:初始化IOms补偿寄存器tick数为O ;[0050]3) N100:初始化IOOms补偿寄存器tick数为O ;
[0051]4) N1000:初始化1000ms补偿寄存器tick数为O ;
[0052]5) Tb:初始化需补偿纳秒数为O ;
[0053]2、在智能设备中断段内，依次执行如下环节:
[0054]I)接收61588同步报文；
[0055]2)每30个同步周期记录一次时间误差；
[0056]3)每10个时间误差求取一次平均值得出补偿值；
[0057]4)将补偿值补进整秒时间；
[0058]5)根据整秒时间计算出Ns、N10、N100、N1000 ；
[0059]6)将Ns、N10, N100, N1000设置入对应的寄存器；
[0060]7)有同步信号时进行同步，FPGA不对时间进行补偿；
[0061]8)在同步信号消失后FPGA开始对时间进行补偿。
[0062]上述守时方法在智能设备中均可取得理想的效果，并且便于在以DSP为核心CPU的中央处理单元及FPGA中实现，用于同步系统中61588时钟源失联的守时，采用此守时策略的智能设备在1588时钟源失联时可靠性、灵敏性和稳定性方面完全满足智能变电站的守时要求。
[0063]以上所述仅是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
【权利要求】
1.一种基于FPGA调频策略的61588守时方法，其特征在于:在采用IEC 61850标准的智能变电站中，智能设备中央处理单元CPU根据时钟源、被同步装置的晶振每次同步计算出的时间误差作为补偿值，来微调FPGA时钟计数器的tick数，在采用IEC 61588精确时钟同步协议的同步时钟源失联情况下，采用FPGA调频的方式弥补此晶振误差，包含以下步骤: (一)初始化 11)根据智能设备默认中断时间初始化被同步装置整秒中断数Ns； 12)初始化IOms补偿寄存器tick数N10为O; 13)初始化IOOms补偿寄存器tick数Niqq为O; 14)初始化IOOOms补偿寄存器tick数N_为O; 15)初始化需补偿纳秒数Tb为O; (二)在智能设备CPU每个中断时间段内，依次执行如下环节: 21)接收采用IEC61588精确时钟同步协议的同步报文； 22)每30个同步周期记录一次时间误差； 23)每10个时间误差求取一次平均值得出补偿值； 24)将补偿值补进整秒时间； 25)根据整秒时间计算出NS、N1Q、N1(IQ、N_； 26)将Ns、N10,N100, N1000设置入对应的寄存器。
2.根据权利要求1所述的基于FPGA调频策略的61588守时方法，其特征是，在有同步的情况下，时钟源每2秒发起一次同步，被同步装置I分钟记录一次同步误差。
【文档编号】G06F1/12GK103729016SQ201310638016
【公开日】2014年4月16日 申请日期:2013年12月2日 优先权日:2013年12月2日
【发明者】王宇, 陆源, 郝后堂, 廖辉, 刘靖 申请人:国电南瑞科技股份有限公司