用于访问内容寻址存储器的技术的制作方法
【专利摘要】配置为管理高速缓存单元的标签单元包括实现集合散列函数的聚结器。集合散列函数将虚拟地址映射到特定的内容寻址存储器单元（CAM）。聚结器通过将虚拟地址拆分成较高、中间和较低部分来实现集合散列函数。较高部分进一步分成偶索引位和奇索引位。使用XOR树将偶索引位减少到单个位，并且以相似方式减少奇索引位。那些单个位与虚拟地址的中间部分相组合以提供标识特定CAM的CAM数。查询被标识的CAM以确定虚拟地址的标签部分的存在，指示高速缓存命中或高速缓存未命中。
【专利说明】用于访问内容寻址存储器的技术
【技术领域】
[0001]本发明总地涉及存储器访问操作，并且，更具体地，涉及用于访问内容寻址(content-addressable)存储器的技术。
【背景技术】
[0002]常规高速缓存存储器单元结合标签单元进行操作，该标签单元维持与当前驻留在高速缓存存储器单元内的数据相关联的虚拟地址标签。当处理存储器访问请求时，标签单元查询存储这些虚拟地址标签的一个或多个内容寻址存储器单元(CAM)以确定CAM中的一个是否包括与存储器访问请求相关联的虚拟地址标签。每个CAM典型地与高速缓存存储器单元内的“集合”相对应。当给定的CAM包括虚拟地址标签时，与该标签相关联的数据驻留在高速缓存存储器内的相应集合内(即高速缓存命中发生)。当给定的CAM不包括虚拟地址标签时，与该标签相关联的数据完全不驻留在高速缓存存储器内(即高速缓存未命中发生)。
[0003]标签单元典型地采用基于虚拟地址标签确定特定集合的特定集合散列函数。一旦确定特定集合，标签单元可随后以上文所描述的方式查询相应CAM并确定高速缓存命中或高速缓存未命中是否出现。典型的集合散列函数与高速缓存存储器单元的期望使用模式紧密相关。例如，常规集合散列函数可基于虚拟地址的索引部分计算用于给定的虚拟地址的集合。该方法对于其中顺序存储器访问包括不同索引部分的使用模式是足够的，因为在这类情况中，顺序CAM访问将跨不同CAM分布。
[0004]然而，一些使用模式涉及非顺序的存储器访问，其中序列中的每个存储器访问的标签部分改变、而索引部分保持相同。在这些情况中，上文所描述的常规集合散列函数只重复地标识一个CAM。结果，那一个CAM可能随着多次查询而超负荷，从而降低标签单元能够操作的速度。进一步地，该方法使得其余CAM使用不足，因而未高效利用标签单元资源。
[0005]因此，本领域需要用于访问CAM单元的更高效的技术。
【发明内容】
[0006]用于访问多个存储器模块中的一个存储器模块的计算机实现的方法，包括将虚拟地址解析成第一部分、第二部分和第三部分；将第一部分解析成偶索引位和奇索引位，其中偶索引位中的每一个具有虚拟地址内的不同偶数索引并且奇索引位中的每一个具有虚拟地址内的不同奇数索引；将偶索引位减少到第一位；将奇索引位减少到第二位；以及通过将第一位和第二位与第二部分组合来生成存储器模块数，其中存储器模块数标识多个存储器模块中的一个存储器模块。
[0007]所公开的技术的一个优点是可避免特定存储器模块的过度使用，从而与常规方法相比更高效地利用存储器模块的合集。
【专利附图】
【附图说明】[0008]因此，可以详细地理解本发明的上述特征，并且可以参考实施例得到对如上面所简要概括的本发明更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出了本发明的典型实施例，因此不应被认为是对其范围的限制，本发明可以具有其他等效的实施例。
[0009]图1是示出配置为实现本发明的一个或多个方面的计算机系统的框图；
[0010]图2是根据本发明的一个实施例的、用于图1的计算机系统的并行处理子系统的框图；
[0011]图3A是根据本发明的一个实施例的、图2的前端的框图；
[0012]图3B是根据本发明的一个实施例的、图2的并行处理单元之一内的通用处理集群的框图；
[0013]图3C是根据本发明的一个实施例的、图3B的流多处理器的一部分的框图；
[0014]图4是根据本发明的一个实施例的图形处理管线的示意图，图2的并行处理单元中的一个或多个可配置为实现所述图形处理管线；
[0015]图5是根据本发明的一个实施例的纹理处理管线的示意图，图3B的通用处理集群内的纹理单元可配置为实现所述纹理处理管线；
[0016]图6是根据本发明的一个实施例的、驻留在图5的纹理处理管线内的标签单元的示意图；
[0017]图7是根据本发明的一个实施例的、用于实施可由图6的聚结器(coalescer)所实现的集合散列函数的方法步骤的流程图；以及
[0018]图8是根据本发明的一个实施例的示例性电路的示意图，该示例性电路配置为实施结合图7所描述的集合散列函数。
【具体实施方式】
[0019]在下面的描述中，将阐述大量的具体细节以提供对本发明更透彻的理解。然而，本领域的技术人员应该清楚，本发明可以在没有一个或多个这些具体细节的情况下得以实施。
[0020]系统概述
[0021]图1为示出了配置为实现本发明的一个或多个方面的计算机系统100的框图。计算机系统100包括经由可以包括存储器桥105的互连路径通信的中央处理单元(CPU) 102和系统存储器104。存储器桥105可以是例如北桥芯片，经由总线或其他通信路径106 (例如超传输(HyperTransport)链路)连接到输入/输出(I/O)桥107。I/O桥107，其可以是例如南桥芯片，从一个或多个用户输入设备108 (例如键盘、鼠标)接收用户输入并且经由通信路径106和存储器桥105将该输入转发到CPU102。并行处理子系统112经由总线或第二通信路径113 (例如外围部件互连(PCI)Express、加速图形端口或超传输链路)耦连到存储器桥105 ;在一个实施例中，并行处理子系统112是将像素传递到显示设备110 (例如常规的基于阴极射线管或液晶显示器的监视器)的图形子系统。系统盘114也连接到I/O桥107。交换器116提供I/O桥107与诸如网络适配器118以及各种插卡120和121的其他部件之间的连接。其他部件(未明确示出)，包括通用串行总线(USB )或其他端口连接、压缩光盘(CD)驱动器、数字视频光盘(DVD)驱动器、胶片录制设备及类似部件，也可以连接到I/O桥107。图1所示的各种通信路径包括具体命名的通信路径106和113可以使用任何适合的协议实现，诸如PC1-Express、AGP (加速图形端口)、超传输或者任何其他总线或点到点通信协议，并且如本领域已知的，不同设备间的连接可使用不同协议。
[0022]在一个实施例中，并行处理子系统112包含经优化用于图形和视频处理的电路，包括例如视频输出电路，并且构成图形处理单元(GPU)。在另一个实施例中，并行处理子系统112包含经优化用于通用处理的电路，同时保留底层(underlying)的计算架构，本文将更详细地进行描述。在又一个实施例中，可以将并行处理子系统112与一个或多个其他系统元件集成在单个子系统中，诸如结合存储器桥105、CPU102以及I/O桥107，以形成片上系统(SoC)。
[0023]应该理解，本文所示系统是示例性的，并且变化和修改都是可能的。连接拓扑，包括桥的数目和布置、CPU102的数目以及并行处理子系统112的数目，可根据需要修改。例如，在一些实施例中，系统存储器104直接连接到CPU102而不是通过桥，并且其他设备经由存储器桥105和CPU102与系统存储器104通信。在其他替代性拓扑中，并行处理子系统112连接到I/O桥107或直接连接到CPU102，而不是连接到存储器桥105。而在其他实施例中，I/O桥107和存储器桥105可能被集成到单个芯片上而不是作为一个或多个分立设备存在。大型实施例可以包括两个或更多个CPU102以及两个或更多个并行处理系统112。本文所示的特定部件是可选的；例如，任何数目的插卡或外围设备都可能得到支持。在一些实施例中，交换器116被去掉，网络适配器118和插卡120、121直接连接到I/O桥107。[0024]图2示出了根据本发明的一个实施例的并行处理子系统112。如所示的，并行处理子系统112包括一个或多个并行处理单元(PI3U) 202，每个并行处理单元202都耦连到本地并行处理(PP)存储器204。通常，并行处理子系统包括U个PPU，其中U≥1。(本文中，类似对象的多个实例需要时以标识对象的参考数字和标识实例的括号中的数字来表示。)PPU202和并行处理存储器204可使用一个或多个集成电路设备来实现，诸如可编程处理器、专用集成电路(ASIC)或存储器设备，或者以任何其他技术可行的方式来实现。
[0025]再参考图1以及图2，在一些实施例中，并行处理子系统112中的一些或所有PPU202是具有渲染管线的图形处理器，其可以配置为实施与下述相关的各种操作:经由存储器桥105和第二通信路径113从CPU102和/或系统存储器104所供应的图形数据生成像素数据，与本地并行处理存储器204 (可被用作图形存储器，包括例如常规帧缓冲区(buffer))交互以存储和更新像素数据，传递像素数据到显示设备110等等。在一些实施例中，并行处理子系统112可包括一个或多个作为图形处理器而操作的PPU202以及一个或多个用于通用计算的其他PPU202。这些PTO可以是同样的或不同的，并且每个PPU可具有专用并行处理存储器设备或不具有专用并行处理存储器设备。并行处理子系统112中的一个或多个PPU202可输出数据到显示设备110，或者并行处理子系统112中的每个PPU202可输出数据到一个或多个显示设备110。
[0026]在操作中，CPU102是计算机系统100的主处理器，控制和协调其他系统部件的操作。具体地，CPU102发出控制PPU202的操作的命令。在一些实施例中，CPU102写入用于每个PPU202的命令流到数据结构中(在图1或图2中未明确示出)，该数据结构可位于系统存储器104、并行处理存储器204、或CPU102和PPU202都可访问的另一存储位置中。将指向每个数据结构的指针写到入栈缓冲区(pushbuffer)以发起对数据结构中的命令流的处理。PPU202从一个或多个入栈缓冲区读取命令流，然后相对于CPU102的操作异步地执行命令。可以经由设备驱动程序103由应用程序为每个入栈缓冲区指定执行优先级以控制对不同入栈缓冲区的调度。
[0027]现在返回参考图2和图1，每个PPU202包括经由连接到存储器桥105 (或者，在一个替代性实施例中，直接连接到CPU102)的通信路径113与计算机系统100的其余部分通信的I/O (输入/输出)单元205。PPU202到计算机系统100的其余部分的连接也可以变化。在一些实施例中，并行处理子系统112可实现为可插入到计算机系统100的扩展槽中的插卡。在其他实施例中，PPU202可以和诸如存储器桥105或I/O桥107的总线桥集成在单个芯片上。而在其他实施例中，PPU202的一些或所有元件可以和CPU102集成在单个芯片上。
[0028]在一个实施例中，通信路径113是PCI Express链路，如本领域所知的，其中专用通道被分配到每个PPU202。也可以使用其他通信路径。I/O单元205生成用于在通信路径113上传送的包(或其他信号)，并且还从通信路径113接收所有传入的包(或其他信号)，将传入的包引导到PPU202的适当部件。例如，可将与处理任务相关的命令引导到主机接口206，而将与存储器操作相关的命令(例如，对并行处理存储器204的读取或写入)引导到存储器交叉开关单元210。主机接口 206读取每个入栈缓冲区，并且将存储在入栈缓冲区中的命令流输出到前端212。
[0029]有利地，每个PPU202都实现高度并行处理架构。如详细示出的，PPU202 (O)包括处理集群阵列230，该阵列230包括C个通用处理集群(GPC)208，其中C≥I。每个GPC208能够并发执行大量的(例如，几百或几千)线程，其中每个线程是程序的实例(instance)。在各种应用中，可分配不同的GPC208用于处理不同类型的程序或用于实施不同类型的计算。GPC208的分配可以取决于因每种类型的程序或计算所产生的工作量而变化。
[0030]GPC208从任务/工作单元207内的工作分布单元接收所要执行的处理任务。工作分布单元接收指向编码为任务元数据(TMD)并存储在存储器中的处理任务的指针。指向TMD的指针包括在存储为入栈缓冲区并由前端单元212从主机接口 206接收的命令流中。可以编码为TMD的处理任务包括所要处理的数据的索引，以及定义数据将被如何处理(例如，什么程序将被执行)的状态参数和命令。任务/工作单元207从前端212接收任务并确保在每一个TMD所指定的处理发起前，将GPC208配置为有效状态。可以为每个TMD指定用来调度处理任务的执行的优先级。还可从处理集群阵列230接收处理任务。可选地，TMD可包括控制将TMD添加到处理任务列表(或指向处理任务的指针的列表)的头部还是尾部的参数，从而提供除优先级以外的另一级别的控制。
[0031]存储器接口 214包括D个分区单元215，每个分区单元215直接耦连到并行处理存储器204的一部分，其中D > I。如所示的，分区单元215的数目一般等于动态随机存取存储器(DRAM) 220的数目。在其他实施例中，分区单元215的数目也可以不等于存储器设备的数目。本领域的普通技术人员应该理解DRAM220可以用其他合适的存储设备来替代并且可以是一般常规的设计。因此省略了详细描述。诸如帧缓冲区或纹理映射图的渲染目标可以跨DRAM220加以存储，这允许分区单元215并行写入每个渲染目标的各部分以有效地使用并行处理存储器204的可用带宽。
[0032]任何一个GPC208都可以处理要被写到并行处理存储器204内的任何DRAM220的数据。交叉开关单元210配置为路由每个GPC208的输出到任何分区单元215的输入或到另一个GPC208用于进一步处理。GPC208通过交叉开关单元210与存储器接口 214通信，以对各种外部存储器设备进行读取或写入。在一个实施例中，交叉开关单元210具有到存储器接口 214的连接以和I/O单元205通信，以及到本地并行处理存储器204的连接，从而使得在不同GPC208内的处理核心能够与系统存储器104或对于PPU202而言非本地的其他存储器通信。在图2所示的实施例中，交叉开关单元210直接与I/O单元205连接。交叉开关单元210可使用虚拟信道来分开GPC208与分区单元215之间的业务流。
[0033]另外，GPC208可被编程以执行与种类繁多的应用相关的处理任务，包括但不限于，线性和非线性数据变换、视频和/或音频数据过滤、建模操作(例如，应用物理定律以确定对象的位置、速率和其他属性)、图像渲染操作(例如，曲面细分(tessellation)着色器、顶点着色器、几何着色器、和/或像素着色器程序)等等。PPU202可将数据从系统存储器104和/或本地并行处理存储器204转移到内部(片上)存储器中，处理该数据，并且将结果数据写回到系统存储器104和/或本地并行处理存储器204，其中这样的数据可以由其他系统部件访问，所述其他系统部件包括CPU102或另一个并行处理子系统112。
[0034]PPU202可配备有任何容量(amount)的本地并行处理存储器204，包括没有本地存储器，并且可以以任何组合方式使用本地存储器和系统存储器。例如，在统一存储器架构(UMA)实施例中，PPU202可以是图形处理器。在这样的实施例中，将不提供或几乎不提供专用的图形(并行处理)存储器，并且PPU202会以排他或几乎排他的方式使用系统存储器。在UMA实施例中，PPU202可集成到桥式芯片中或处理器芯片中，或作为具有高速链路(例如，PCI Express)的分立芯片提供，所述高速链路经由桥式芯片或其他通信手段将PPU202连接到系统存储器。
[0035]如上所示，在并行处理子系统112中可以包括任何数目的PPU202。例如，可在单个插卡上提供多个PPU202、或可将多个插卡连接到通信路径113、或可将一个或多个PPU202集成到桥式芯片中。在多PPU系统中的PPU202可以彼此同样或不同。例如，不同的PPU202可能具有不同数目的处理核心、不同容量的本地并行处理存储器等等。在存在多个PPU202的情况下，可并行操作那些PI3U从而以高于单个PPU202所可能达到的吞吐量来处理数据。包含一个或多个PPU202的系统可以以各种配置和形式因素来实现，包括台式电脑、笔记本电脑或手持式个人计算机、服务器、工作站、游戏控制台、嵌入式系统等等。
[0036]多个并发任务调度
[0037]可以在GPC208上并发执行多个处理任务并且处理任务在执行期间可以生成一个或多个“子”处理任务。任务/工作单元207接收任务并动态调度处理任务和子处理任务用于由GPC208执行。
[0038]图3A为根据本发明的一个实施例的图2的任务/工作单元207的框图。任务/工作单元207包括任务管理单元300和工作分布单元340。任务管理单元300基于执行优先级级别来组织所要调度的任务。对于每个优先级级别，任务管理单元300将指向与任务相对应的TMD322的指针的列表存储在调度器表321中，其中所述列表可以实现为链表。可以将TMD322存储在PP存储器204或系统存储器104中。任务管理单元300接受任务并将任务存储在调度器表321中的速度与任务管理单元300调度任务用于执行的速度是解耦的。因此，任务管理单元300可以在调度任务之前收集数个任务。之后可以基于优先级信息或使用其他技术诸如轮叫调度来调度所收集的任务。[0039]工作分布单兀340包括具有槽的任务表345,每个槽可以被用于正在执行的任务的TMD322所占用。当任务表345中有空闲槽时，任务管理单元300可以调度任务用于执行。当没有空闲槽时，未占用槽的较高优先级任务可以驱逐占用槽的较低优先级任务。当任务被驱逐时，该任务被停止，并且如果该任务的执行没有完成，则将指向该任务的指针添加到所要调度的任务指针的列表以使得任务的执行稍后将恢复。当生成子处理任务时，在任务的执行期间，将指向该子任务的指针添加到所要调度的任务指针的列表。可以由在处理集群阵列230中执行的TMD322生成子任务。
[0040]不同于由任务/工作单元207从前端212接收的任务，子任务从处理集群阵列230接收。子任务不被插入入栈缓冲区或传送到前端。当生成子任务或将用于子任务的数据存储在存储器中时不通知CPU102。通过入栈缓冲区提供的任务与子任务之间的另一个区别是通过入栈缓冲区提供的任务由应用程序来定义而子任务是在任务执行期间动态生成的。
[0041]任务处理概述
[0042]图3B为根据本发明的一个实施例的在图2的PPU202之一内的GPC208的框图。每个GPC208可配置为并行执行大量线程，其中术语“线程”是指在特定输入数据集上执行的特定程序的实例。在一些实施例中，单指令、多数据(SIMD)指令发出技术用于在不提供多个独立指令单元的情况下支持大量线程的并行执行。在其他实施例中，单指令、多线程(SMT)技术用于使用配置为向GPC208中的每一个内的处理引擎集发出指令的公共指令单元来支持大量一般来说同步的线程的并行执行。不同于所有处理引擎通常都执行同样指令的SMD执行机制，SIMT执行通过给定线程程序允许不同线程更容易跟随分散执行路径。本领域普通技术人员应该理解SMD处理机制代表SMT处理机制的功能子集。
[0043]经由将处理任务分布到流多处理器(SM) 310的管线管理器305来有利地控制GPC208的操作。管线管理器305还可配置为通过为由SM310所输出的处理数据指定目的地来控制工作分布交叉开关330。
[0044]在一个实施例中，每个GPC208包括M个SM310，其中M≥1，每个SM310配置为处理一个或多个线程组。另外，如本领域已知的，每个SM310有利地包括可以管线化的同样功能执行单元集(例如执行单元和加载-存储单元一在图3C中示出为Exec单元302和LSU303 )，其允许在前一个指令完成之前发出新指令。可提供功能执行单元的任何组合。在一个实施例中，功能单元支持各种各样的操作，包括整数和浮点运算(例如加法和乘法)、比较操作、布尔操作(AND、OR、X0R)、移位和各种代数函数的计算(例如平面插值、三角函数、指数函数和对数函数等等)；以及相同功能单元硬件可均衡地用来实施不同的操作。
[0045]如本文之前所定义的，传送到特定GPC208的一系列指令构成线程，并且跨SM310内的并行处理引擎(未示出)的某一数目的并发执行线程的集合在本文中称为“线程束(warp)”或“线程组”。如本文所使用的，“线程组”是指对不同输入数据并发执行相同程序的一组线程，所述组的一个线程被指派到SM310内的不同处理引擎。线程组可以包括比SM310内的处理引擎数目少的线程，在这种情况下一些处理引擎将在该线程组正在被处理的周期期间处于闲置状态。线程组还可以包括比SM310内的处理引擎数目多的线程，在这种情况下处理将在连续的时钟周期内发生。因为每个SM310可以并发支持多达G个线程组，结果是在任何给定时间在GPC208中可以执行多达G*M个线程组。
[0046]此外，多个相关线程组可以在SM310内同时活动(在执行的不同阶段)。该线程组集合在本文中称为“协作线程阵列”(“CTA”)或“线程阵列”。特定CTA的大小等于m*k，其中k是线程组中并发执行线程的数目并且通常是SM310内的并行处理引擎数目的整数倍，以及m是SM310内同时活动的线程组的数目。CTA的大小一般由编程者以及可用于CTA的硬件资源诸如存储器或寄存器的容量来确定。
[0047]每个SM310包含一级(LI)高速缓存(图3C所示)或使用用于实施加载和存储操作的SM310外部的相应LI高速缓存中的空间。每个SM310都还有权访问在所有GPC208之间共享并且可用于在线程之间转移数据的二级(L2)高速缓存。最后，SM310还有权访问片夕卜“全局”存储器，所述“全局”存储器可以包括例如并行处理存储器204和/或系统存储器104。应该理解，PPU202外部的任何存储器可用作全局存储器。此外，一点五级(L1.5)高速缓存335可以包括在GPC208内，其配置为接收并保持由SM310所请求的经由存储器接口 214从存储器获取的数据，包括指令、一致(uniform)数据和常数数据，并将所请求的数据提供给SM310。在GPC208中具有多个SM310的实施例有利地共享了高速缓存在L1.5高速缓存335中的公共指令和数据。
[0048]每个GPC208可以包括配置为将虚拟地址映射到物理地址中的存储器管理单元(MMU) 328ο在其他实施例中，MMU328可以驻留在存储器接口 214内。MMU328包括用于将虚拟地址映射到像素块(tile)的物理地址的页表条目(PTE)集和可选地包括高速缓存行索引。MMU328可以包括地址转译后备缓冲区(TLB)或可以驻留在多处理器SM310或LI高速缓存或GPC208内的高速缓存。物理地址经处理以分布表面数据访问位置来允许高效请求在分区单元215之间交错。高速缓存行索引可用于确定用于高速缓存行的请求是命中还是未命中。
[0049]在图形和计算应用中，GPC208可配置为使得每个SM310耦连到用于实施纹理映射操作例如确定纹理样本位置、读取纹理数据以及过滤该纹理数据的纹理单元315。从内部纹理LI高速缓存(未示出)或者在一些实施例中从SM310内的LI高速缓存读取纹理数据并根据需要从在所有GPC208之间共享的L2高速缓存、并行处理存储器204或系统存储器104中获取纹理数据。为了将所处理的任务提供给另一个GPC208用于进一步处理或为了经由交叉开关单元210将所处理的任务存储在L2高速缓存、并行处理存储器204或系统存储器104中，每个SM310将所处理的任务输出到工作分布交叉开关330。preROP (预光栅操作)325配置为从SM310接收数据、将数据引导到分区单元215内的ROP单元以及针对颜色混合实施优化、组织像素颜色数据和实施地址转译。
[0050]应该理解本文所述的核心架构是示例性的并且变化和修改都是可能的。任何数目的处理单元例如SM310或纹理单元315、preR0P325可以包括在GPC208内。进一步地，如图2所示，PPU202可以包括任何数目的GPC208，所述GPC208有利地在功能上彼此相似以使得执行行为不取决于哪个GPC208接收特定处理任务。进一步地，每个GPC208有利地使用分开且各异的处理单元、LI高速缓存来独立于其他GPC208操作以为一个或多个应用程序执行任务。
[0051]本领域普通技术人员应该理解图1、2、3A和3B所描述的架构决不限制本发明的范围并且在不脱离本发明范围的情况下本文所教导的技术可以在任何经适当配置的处理单元上实现，所述处理单元包括但不限于一个或多个CPU、一个或多个多核CPU、一个或多个PPU202、一个或多个GPC208、一个或多个图形或专用处理单元等等。[0052]在本发明的实施例中，使用计算系统的PPU202或其他处理器来使用线程阵列执行通用计算是可取的。为线程阵列中的每个线程指派在线程的执行期间对于线程可访问的唯一的线程标识符(“线程ID”)。可被定义为一维或多维数值的线程ID控制线程处理行为的各方面。例如，线程ID可用于确定线程将要处理输入数据集的哪部分和/或确定线程将要产生或写输出数据集的哪部分。
[0053]每线程指令序列可包括定义线程阵列的代表性线程和一个或多个其他线程之间的协作行为的至少一个指令。例如，每线程指令序列可能包括在序列中的特定点处挂起用于代表性线程的操作执行直到诸如其他线程的一个或多个到达该特定点的时间为止的指令、用于代表性线程将数据存储在其他线程的一个或多个有权访问的共享存储器中的指令、用于代表性线程原子地读取和更新存储在其他线程的一个或多个基于它们的线程ID有权访问的共享存储器中的数据的指令等等。CTA程序还可以包括计算数据将从其读取的共享存储器中的地址的指令，该地址是线程ID的函数。通过定义合适的函数并提供同步技术，可以以可预测的方式由CTA的一个线程将数据写入共享存储器中的给定位置并由同一个CTA的不同线程从该位置读取数据。因此，数据在线程之间共享的任何期望模式可以得到支持，以及CTA中的任何线程可以与同一个CTA中的任何其他线程共享数据。如果存在数据在CTA的线程之间的共享，则其范围由CTA程序确定；因此，应该理解的是，在使用CTA的特定应用中，CTA的线程可能会或可能不会真正互相共享数据，这取决于CTA程序，术语“CTA”和“线程阵列”在本文作为同义词使用。
[0054]图3C为根据本发明的一个实施例的图3B的SM310的框图。SM310包括配置为经由L1.5高速缓存335从存储器接收指令和常数的指令LI高速缓存370。线程束调度器和指令单元312从指令LI高速缓存370接收指令和常数并根据该指令和常数控制本地寄存器堆304和SM310功能单元。SM310功能单元包括N个exec (执行或处理)单元302和P个加载-存储单元(LSU) 303。
[0055]SM310提供具有不同级别的可访问性的片上(内部)数据存储。特殊寄存器(未示出)对于LSU303可读但不可写并且用于存储定义每个线程的“位置”的参数。在一个实施例中，特殊寄存器包括每线程(或SM310内的每exec单元302) —个的存储线程ID的寄存器；每个线程ID寄存器仅由各自的exec单元302可访问。特殊寄存器还可以包括附加寄存器，其对于执行由TMD322所代表的同一个处理任务的所有线程(或由所有LSU303)可读，其存储CTA标识符、CTA维数、CTA所属网格(grid)的维数(或队列位置，如果TMD322编码队列任务而不是网格任务的话)、以及CTA被指派到的TMD322的标识符。
[0056]如果TMD322是网格TMD，则TMD322的执行会启动和执行固定数目的CTA以处理存储在队列525中的固定量的数据。将CTA的数目指定为网格宽度、高度和深度的乘积。可以将固定量的数据存储在TMD322中或TMD322可以存储指向将由CTA所处理的数据的指针。TMD322还存储由CTA所执行的程序的开始地址。
[0057]如果TMD322是队列TMD，那么使用TMD322的队列特点，这意味着将要被处理的数据量不一定是固定的。队列条目存储用于由指派到TMD322的CTA所处理的数据。队列条目还可以代表在线程执行期间由另一个TMD322所生成的子任务，从而提供嵌套并行性。通常线程或包括线程的CTA的执行被挂起直到子任务的执行完成。可以将队列存储在TMD322中或与TMD322分开存储，在该情况下TMD322存储指向该队列的队列指针。有利地，当代表子任务的TMD322正在执行时可以将由子任务所生成的数据写到队列。队列可以实现为循环队列以使得数据的总量不限于队列的大小。
[0058]属于网格的CTA具有指示网格内各自CTA的位置的隐含网格宽度、高度和深度参数。在初始化期间响应于经由前端212从设备驱动程序103所接收的命令来写特殊寄存器并且在处理任务的执行期间特殊寄存器不改变。前端212调度每个处理任务用于执行。每个CTA与具体TMD322相关联用于一个或多个任务的并发执行。此外，单个GPC208可以并发执行多个任务。
[0059]参数存储器(未示出)存储可由同一个CTA内的任何线程(或任何LSU303)读取但不可由其写入的运行时间参数(常数)。在一个实施例中，设备驱动程序103在引导SM310开始执行使用参数的任务之前将这些参数提供给参数存储器。任何CTA内的任何线程(或SM310内的任何exec单元302)可以通过存储器接口 214访问全局存储器。可以将全局存储器的各部分存储在LI高速缓存320中。
[0060]每个线程将本地寄存器堆304用作暂存空间；每个寄存器被分配以专用于一个线程，并且在本地寄存器堆304的任何部分中的数据仅对于寄存器被分配到的线程可访问。本地寄存器堆304可以实现为物理上或逻辑上分为P个通道的寄存器堆，每个通道具有一定数目的条目(其中每个条目可以存储例如32位字)。将一个通道指派到N个exec单元302和P个下载-存储单元LSU303的每一个，并且利用用于执行同一个程序的不同线程的数据来填充不同通道中的相应条目以帮助SIMD执行。可以将通道的不同部分分配到G个并发线程组中的不同线程组，以使得本地寄存器堆304中的给定条目仅对于特定线程可访问。在一个实施例中，保留本地寄存器堆304内的某些条目用于存储线程标识符，实现特殊寄存器之一。此外，一致LI高速缓存375存储用于N个exec单元302和P个下载-存储单元LSU303的每个通道的一致值或常数值。
[0061]共享存储器306对于单个CTA内的线程可访问；换言之，共享存储器306中的任何位置对于同一个CTA内的任何线程(或对于SM310内的任何处理引擎)可访问。共享存储器306可以实现为具有允许任何处理引擎对共享存储器中的任何位置读取或写入的互连的共享寄存器堆或共享片上高速缓存存储器。在其他实施例中，共享状态空间可能映射到片外存储器的每CTA区上并被高速缓存在LI高速缓存320中。参数存储器可以实现为在实现共享存储器306的同一个共享寄存器堆或共享高速缓存存储器内的指定部分，或者实现为LSU303对其具有只读访问权限的分开的共享寄存器堆或片上高速缓存存储器。在一个实施例中，实现参数存储器的区域还用于存储CTA ID和任务ID，以及CTA和网格维数或队列位置，实现特殊寄存器的各部分。SM310中的每个LSU303耦连到统一地址映射单元352，统一地址映射单元352将为在统一存储器空间中所指定的加载和存储指令所提供的地址转换为每个各异存储器空间中的地址。因此，指令可以用于通过指定统一存储器空间中的地址来访问本地、共享或全局存储器空间中的任何一个。
[0062]每个SM310中的LI高速缓存320可以用于高速缓存私有的每线程本地数据还有每应用全局数据。在一些实施例中，可以将每CTA共享数据高速缓存在LI高速缓存320中。LSU303经由存储器和高速缓存互连380耦连到共享存储器306和LI高速缓存320。
[0063]图形管线架构
[0064]图4是根据本发明的一个实施例的图形处理管线400的示意图，图2的PPU202中的一个或多个可配置为实现所述图形处理管线400。例如，SM310中的一个可配置为实施顶点处理单元415、几何处理单元425和片段处理单元460中的一个或多个的功能。也可由GPC208内的其他处理引擎和相应的分区单元215来实施数据汇编器410、基元汇编器420、光栅化器455和光栅操作单元465的功能。替代地，可使用用于一个或多个功能的专用处理单元来实现图形处理管线400。
[0065]数据汇编器410处理单元收集用于高阶表面、基元等的顶点数据，并将包括顶点属性的顶点数据输出到顶点处理单元415。顶点处理单元415是可编程执行单元，其配置为执行顶点着色器程序，按顶点着色器程序所指定的来亮化和变换顶点数据。例如，顶点处理单元415可被编程以将顶点数据从基于对象的坐标表示(对象空间)变换到可替代地基于诸如世界空间或规格化设备坐标(NDC)空间的坐标系。顶点处理单元415可读取由数据汇编器410所存储在LI高速缓存320、并行处理存储器204、或系统存储器104中的数据用于在处理顶点数据中使用。
[0066]基元汇编器420从顶点处理单元415接收顶点属性、按需要读取所存储的顶点属性、并构建图形基元用于由几何处理单元425处理。图形基元包括三角形、线段、点等等。几何处理单元425是可编程执行单元，其配置为执行几何着色器程序，按几何着色器程序所指定的来变换从基元汇编器420所接收的图形基元。例如，几何处理单元425可被编程以将图形基元细分成一个或多个新图形基元并计算用来将新图形基元光栅化的参数，诸如平面方程系数。
[0067]在一些实施例中，几何处理单元425还可在几何流中添加或删除元素。几何处理单元425输出指定新图形基元的参数和顶点到视窗缩放、剔除和裁剪单元450。几何处理单元425可读取存储在并行处理存储器204或系统存储器104中的数据用于在处理几何数据中使用。视窗缩放、剔除和裁剪单元450实施裁剪、剔除和视窗缩放，并将所处理的图形基兀输出到光栅化器455。
[0068]光栅化器455扫描转换新图形基元并将片段和覆盖数据输出到片段处理单元460。另外，光栅化器455可配置为实施z剔除(z-culling)和其他基于z的优化。
[0069]片段处理单元460是可编程的执行单元，其配置为执行片段着色器程序、按片段着色器程序所指定的来变换从光栅化器455所接收的片段。例如，片段处理单元460可被编程以实施诸如透视校正、纹理映射、着色、混合等操作，以产生输出到光栅操作单元465的经着色的片段。片段处理单元460可读取存储在并行处理存储器204或系统存储器104中的数据用于在处理片段数据中使用。可以像素、样本、或其他粒度对片段着色，这取决于所编程的米样率。
[0070]光栅操作单元465是处理单元，其实施诸如模板(Stencil)、Z测试、混合等的光栅操作，并输出像素数据作为所处理的图形数据用于存储在图形存储器中。所处理的图形数据可存储在图形存储器例如并行处理存储器204和/或系统存储器104中，用于在显示设备110上显示或用于由CPU102或并行处理子系统112进一步处理。在本发明的一些实施例中，光栅操作单元465配置为压缩被写入到存储器的z或颜色数据以及解压缩从存储器读取的z或颜色数据。
[0071 ] 访问内容寻址存储器
[0072]如上文结合图3B所述，图3B示出的纹理单元315配置为代表SM310 (也在图3B示出)实施纹理处理操作。例如，SM310可实现纹理单元315以实施与图4所示的图形处理管线400相关联的纹理相关的操作。此外，SM310还可实现纹理单元315以实施使用已有的纹理数据路径的通用处理操作。
[0073]当结合SM310操作时，纹理单元315配置为从图1_3C示出的任何存储器单元中读取纹理数据。此外，纹理单元315还可配置为实施通用存储器访问操作以使用上文所述的已有的纹理数据路径从那些存储器单元中读取任意数据。当SM310配置为实施通用处理操作时，纹理单元315可配置为实现下文结合图5讨论的纹理处理管线。下文讨论的纹理处理管线允许纹理单元315经由相同数据路径实施通用数据访问操作或纹理数据访问操作。
[0074]图5是根据本发明的一个实施例的纹理处理管线500的示意图，图3B的通用处理集群208内的纹理单元315可配置为实现所述纹理处理管线500。如所示，纹理处理管线500包括寻址单元502、标签单元504、未命中处理单元506以及包括先入先出(FIF0)510和高速缓存单元512的数据单元508。
[0075]纹理处理管线500配置为处理从图3B示出的SM310所接收的存储器访问请求。给定的存储器访问请求可表示纹理数据访问操作，诸如例如从存储器中读取纹理的读取操作。可替代地，给定的存储器访问请求可表示通用数据访问操作，诸如例如全局存储器加载操作。纹理处理管线500可对与给定线程组相关联的多个不同线程相关联的存储器访问请求进行服务，并且那些存储器访问请求可表示通用(即非纹理)数据访问操作或纹理数据访问操作。
[0076]在纹理处理管线500配置为实施通用数据访问操作的情况中，地址单元502可从图3B示出的包括虚拟地址的SM310接收存储器访问请求。虚拟地址包括标签部分、索引部分以及偏移部分。标签部分可表示虚拟地址的最高有效位(most significant bit:MSB),而偏移部分可表示虚拟地址的最低有效位(least significant bit:LSB)。地址单元502配置为将存储器访问请求内的虚拟地址解析成标签、索引和偏移部分。
[0077]标签单元504从地址单元502接收虚拟地址的标签、索引和偏移部分并实施标签查找过程。在该情况下，标签单元504确定与存储器访问请求相关联的数据是否驻留在高速缓存单元512内。标签单元504通过访问内容寻址存储器单元(CAM)的合集并标识可存储标签的特定CAM来实施标签查找过程。标签单元504通过实现基于虚拟地址的标签部分计算CAM数的集合散列函数来标识特定CAM。例如，集合散列函数可基于虚拟地址的标签部分标识4个CAM的合集中的第一、第二、第三、或第四CAM。下文结合图6以更详细细节描述标签单元504内的CAM和用来标识特定CAM的集合散列函数。
[0078]当标签单元604确定标签部分驻留在上文提及的CAM中的一个内、指示高速缓存命中时，随后标签单元504提取来自该CAM的槽数(slot number)ο槽数表示高速缓存单元512内的高速缓存行。标签单元504将槽数推入FIF0510。当槽数成为可用时，高速缓存单元512从FIF0510弹出该槽数，并随后从相应高速缓存行检索与该槽数相关联的数据。
[0079]当标签单元504确定标签部分不驻留在上文提及的CAM中的一个内、指示高速缓存未命中时，随后标签单元504将虚拟地址的标签和偏移部分传递到未命中处理单元506。对基于该标签部分的CAM中的一个的后续访问可随后被确定为命中，因为与该标签部分相关联的数据将被检索并推入高速缓存单元512。那些访问可被确定为命中直到与标签部分相关联的CAM条目是无效的或被替换为止。未命中处理单元506实施虚拟到物理的地址转译，并随后访问存储在与结果物理地址相关联的物理位置处的数据。未命中处理单元506随后将所检索的数据提供到数据单元508。
[0080]一旦与存储器访问请求相关联的数据成为可用，例如由未命中处理单元506从高速缓存单元512读取或从全局存储器检索数据，那么数据单元508将所请求的数据提供回SM310。通过该方式，纹理处理管线500可配置为代表线程组内的一个或多个线程对存储器访问请求进行服务。
[0081]图6是根据本发明的一个实施例的、驻留在图5的纹理处理管线500内的标签单元504的示意图。如所示，标签单元504包括耦连到CAM604-0、604-1、604-2和604-3的聚结器602。
[0082]当标签单元504处理存储器访问操作时，聚结器602从地址单元502接收与该存储器访问请求相关联的虚拟地址的标签、索引和偏移部分。聚结器602还可同时接收多个标签、索引和偏移部分，其中标签、索引和偏移部分的每个集合与不同的存储器访问请求相对应。如上文所提及的，每个这类存储器访问请求可与在图5中示出的纹理处理管线500上执行的线程组内的不同线程相关联。
[0083]针对给定的存储器访问请求以及相关联虚拟地址的相应标签、索引和偏移部分，聚结器602配置为确定标签部分是否驻留在CAM604中的一个内。在该情况下，聚结器602配置为实现上文结合图5所提及的集合散列函数。在一个实施例中，图5中示出的地址单元502实现上文所描述的集合散列函数。集合散列函数基于虚拟地址的标签、索引和偏移部分计算CAM数。在一个实施例中，聚结器602可接收用于相同数据的多个存储器访问请求，并可将这些请求“聚结”成仅一个请求。聚结器606可将该“被聚结的”请求作为单个请求处理,并针对该被聚结的请求仅实现集合散列函数一次。
[0084]一旦已标识给定的CAM604，聚结器602就将虚拟地址的标签部分传递到被标识的CAM604。被标识的CAM604可随后确定标签驻留在该CAM604内(指示高速缓存命中)，或可确定标签不驻留在该CAM604内(指不闻速缓存未命中)。
[0085]在高速缓存命中的情况中，被标识的CAM604将存储在该CAM604内的槽数与标签部分一起提供到组合器606。组合器606配置为累积槽数并随后以上文结合图5所描述的类似方式将那些槽数传递到FIF0510。
[0086]在高速缓存未命中的情况中，被标识的CAM604将虚拟地址的标签、索引和偏移部分提供到组合器606，该组合器606可随后累积与高速缓存未命中相关联的虚拟地址部分并将该信息传递到未命中处理单元506。未命中处理单元506随后以以上文结合图5所描述的方式处理这些高速缓存未命中。
[0087]聚结器602配置为实现本发明的集合散列函数以通过实施一系列步骤来计算CAM数。首先，聚结器将虚拟地址拆分成较低、中间和较高部分，其中较高部分包括MSB中的一些，并且较低部分包括LSB中的一些。聚结器602弃用较低部分并随后将较高部分拆分成偶位部分和奇位部分。偶位部分包括较高部分的具有偶索引的位，奇位部分包括较高部分的具有奇索引的位。
[0088]随后聚结器602使用XOR树将偶位部分减少到第一位并且还使用XOR树将奇位部分减少到第二位。聚结器602随后将第一位和第二位与虚拟地址的中间部分组合。在一个实施例中，虚拟地址的中间部分包括两个位，并且聚结器602通过将第一和第二位连结成两个位并随后将结果加到虚拟地址的中间部分来将第一部分、第二部分和中间部分组合。将第一部分、第二部分和中间部分组合的结果是表示CAM数的两位二进制数。
[0089]当聚结器602配置为实现上文所述的集合散列函数时，其通过在通用处理集群208上执行的软件应用来配置为实现集合散列函数。聚结器602还可通过软件应用配置为实现其他集合散列函数。在一个实施例中，集合散列函数使用基于本原多项式(primitivepolynomial)的伽瓦罗除法以产生除法余数。可通过将本原多项式作为XOR过滤器迭代地应用到在每次迭代之后左移的输入地址来计算余数。过滤结果反馈到余数计算的最低位中直到处理完成为止。当原始输入地址的所有位已被左移所消耗时处理完成。
[0090]一个硬件实现方案可使用在计算除法留数中采取的迭代步骤以定义基于本原多项式的并行XOR树。每个输出位通过单独的XOR树所定义，然而树中的许多项可跨所有输出位被使用多次，可选地允许更高效的实现方案。通过该方式指定树以确保集合散列函数将生成跨输入虚拟地址的完全范围的值的偶分布。该计算的位的相关数可随后用来表示CAM数。聚结器602配置为实现诸如本文所描述的那些的集合散列函数，以在当处理虚拟地址时、或更新那些CAM以包括数据针对其被最近高速缓存的虚拟地址的标签部分时查询CAM604。
[0091]图7根据本发明的一个实施例的、用于实施集合散列函数的方法步骤的流程图。虽然结合图1-3的系统描述方法步骤，但本领域普通技术人员将理解的是，配置为以任何次序实施方法步骤的任何系统在本发明的范围内。
[0092]如所示，方法700开始于步骤702，其中图6中示出的聚结器602从图5中示出的地址单元502接收虚拟地址。虚拟地址与正由用于线程组内的一个或多个线程的纹理处理管线500所处理的存储器访问请求相关联。
[0093]在步骤704，聚结器606将虚拟地址拆分成较低、中间和较高部分，其中较高部分包括MSB中的一些，并且较低部分包括LSB中的一些。在步骤706，聚结器606弃用较低部分。在步骤708，聚结器606将较高部分拆分成偶位部分和奇位部分。偶位部分包括较高部分的具有偶索引的位，奇位部分包括较高部分的具有奇索引的位。
[0094]在步骤710，聚结器606使用XOR树将偶位部分减少到第一位。在步骤712，聚结器606使用XOR树将奇位部分减少到第二位。在步骤714，聚结器602将第一位和第二位与虚拟地址的中间部分组合。在一个实施例中，虚拟地址的中间部分包括两个位，并且聚结器602通过将第一和第二位连结成两个位并随后将所得的两个位加到虚拟地址的中间部分来将第一部分、第二部分和中间部分组合。在步骤716，聚结器602从被组合的值中提取CAM数。通过将第一位、第二位和中间部分组合所生成的被组合的值是表示CAM数的两位二进制数。方法700随后结束。
[0095]图8是根据本发明的一个实施例的示例性电路800的示意图，该示例性电路800配置为实施结合图7所描述的集合散列函数。如所示，电路800将虚拟地址802的中间部分拆分成奇位部分804和偶位部分806。虚拟地址802的较低8位可被弃用。XOR树810将偶位部分806向下减少到第一位814，并且XOR树808将奇位部分808向下减少到第二位812。合并816将第一位814与第二位812合并，随后2位加820将所得的两个位加到中间部分818。中间部分818表示虚拟地址802的第7和第8位。2位加820的输出是表示CAM数的两位二进制数。[0096]通过实现本文所述的集合散列技术，聚结器602能够跨不同的CAM604分布预不同的存储器访问请求相关联的CAM访问，从而改进CAM资源的使用。采用该方法，不同的CAM604能够相互并行地检索与不同的存储器访问请求相关联的标签信息，从而增加标签单元504作为整体能够对多个存储器访问请求进行服务的速度。
[0097]总之配置为管理高速缓存单元的标签单元包括实现集合散列函数的聚结器。集合散列函数将虚拟地址映射到特定的内容寻址存储器单元(CAM)。聚结器通过将虚拟地址拆分成较高、中间和较低部分来实现集合散列函数。较高部分进一步分成偶索引位和奇索引位。使用XOR树将偶索引位减少到单个位，并且以相似方式减少奇索引位。那些单个位与虚拟地址的中间部分相组合以提供标识特定CAM的CAM数。查询被标识的CAM以确定虚拟地址的标签部分的存在，指示高速缓存命中或高速缓存未命中。
[0098]有利地，本文所公开的集合散列函数避免特定CAM的过度使用，从而与常规方法相比更高效地利用CAM资源。
[0099]本发明的一个实施例可被实现为与计算机系统一起使用的程序产品。该程序产品的程序定义实施例的各功能(包括本文中描述的方法)并且可以被包含在各种计算机可读存储介质上。示例性计算机可读存储介质包括但不限于:(i)不可写的存储介质(例如，计算机内的只读存储器设备，诸如可由光盘只读存储器(CD-ROM)驱动器读取的CD-ROM盘、闪存存储器、只读存储器(ROM)芯片或任何类型的固态非易失性半导体存储器)，在其上存储永久性信息jP(ii)可写的存储介质(例如，磁盘驱动器或硬盘驱动器内的软盘或者任何类型的固态随机存取半导体存储器)，在其上存储可更改的信息。
[0100]以上已参照具体实施例对本发明进行了描述。然而，本领域普通技术人员将理解的是，可对此做出各种修改和改变而不脱离如随附权利要求书中所阐述的本发明的较宽精神和范围。因此，前面的描述以及附图应被视为是例示性而非限制性的意义。
【权利要求】
1.一种用于访问多个存储器模块中的一个存储器模块的计算机实现方法，所述方法包括: 将虚拟地址解析成第一部分、第二部分和第三部分； 将所述第一部分解析成偶索引位和奇索引位，其中所述偶索引位中的每一个具有所述虚拟地址内的不同偶数索引并且所述奇索引位中的每一个具有所述虚拟地址内的不同奇数索引； 将所述偶索引位减少到第一位； 将所述奇索引位减少到第二位；以及 通过将所述第一位和所述第二位与所述第二部分组合来生成存储器模块数，其中所述存储器模块数标识所述多个存储器模块中的所述存储器模块。
2.根据权利要求1所述的计算机实现方法，其中将所述偶索引位减少到所述第一位包括经由第一 XOR树处理所述偶索引位，并且其中将所述奇索引位减少到所述第二位包括经由第二 XOR树处理所述奇索引位。
3.一种子系统，其配置为访问多个存储器模块中的一个存储器模块，所述子系统包括: 聚结器单元，其配置为: 将虚拟地址解析成第一部分、第二部分和第三部分；` 将所述第一部分解析成偶索引位和奇索引位，其中所述偶索引位中的每一个具有所述虚拟地址内的不同偶数索引并且所述奇索引位中的每一个具有所述虚拟地址内的不同奇数索引； 将所述偶索引位减少到第一位； 将所述奇索引位减少到第二位；以及 通过将所述第一位和所述第二位与所述第二部分组合来生成存储器模块数，其中所述存储器模块数标识所述多个存储器模块中的所述存储器模块。
4.根据权利要求3所述的子系统，其中所述第一部分包括所述虚拟地址的一个或多个最高有效位，并且所述第三部分包括所述虚拟地址的一个或多个最低有效位。
5.根据权利要求3所述的子系统，其中所述聚结器单元进一步配置为通过经由第一XOR树处理所述偶索引位来将所述偶索引位减少到所述第一位，以及通过经由第二 XOR树处理所述奇索引位来将所述奇索引位减少到所述第二位。
6.根据权利要求3所述的子系统，其中所述第二部分包括两个位，并且所述聚结器单元进一步配置为通过以下步骤将所述第一位和所述第二位与所述第二部分组合: 将所述第一位与所述第二位连结以生成位串；以及 在所述位串和所述第二部分之间实施二位加(two-bit add),以生成所述存储器模块索引。
7.根据权利要求3所述的子系统，其中所述存储器模块包括内容寻址存储器单元(CAM)，所述内容寻址存储器单元配置为存储与高速缓存存储器单元相关联的虚拟地址的标签部分和槽数。
8.根据权利要求7所述的子系统，其中所述聚结器单元进一步配置为: 采用所述虚拟地址的标签部分查询所述存储器模块；确定所述虚拟地址的所述标签部分在所述存储器模块内存在； 从与所述虚拟地址相关联的数据所驻留的所述高速缓存存储器单元提取反映所述高速缓存存储器单元内的位置的槽数；以及 基于所述槽数读取与所述虚拟地址相关联的所述数据。
9.根据权利要求7所述的子系统，其中所述聚结器单元进一步配置为: 采用所述虚拟地址的标签部分查询所述存储器模块； 确定所述虚拟地址的所述标签部分在所述存储器模块内不存在； 采用所述虚拟地址实施虚拟到物理的地址转译以生成物理地址； 从与所述物理地址相关联的物理位置读取与所述虚拟地址相关联的数据。
10.根据权利要求9所述的子系统，其中所述聚结器单元进一步配置为将所述高速缓存存储器单元更新以包括从与所述物理地址相关联的所述物理位置读取的、与所述虚拟地址相关联的数据。`
【文档编号】G06F12/08GK103885893SQ201310706056
【公开日】2014年6月25日 申请日期:2013年12月19日 优先权日:2012年12月19日
【发明者】布雷恩·法斯, 埃里克·T·安德森, 尼克·巴罗威廉姆斯, 瑟利斯·加德雷, 乔尔·詹姆斯·麦科马克, 布里翁·S·诺德奎斯特, 尼马尔·拉伊·萨克塞纳, 兰基·V·姗 申请人:辉达公司