寻址功能与存储单元一体化存储控制器的制造方法
【专利摘要】一种寻址功能与存储单元一体化存储控制器，包括命令寄存及地址暂存控制模块、存储单元、组合逻辑电路模块、脉冲分配器、数据传输控制模块和地址通道控制模块；该存储控制器应用FPGA设计硬连接控制电路，不但具有普通存储器的访问功能；而且执行写入数据的命令或两个存储单元之间的数据传输命令时，命令参数写入命令寄存及地址暂存控制模块后，CS由“0”→“1”；在内部时序脉冲作用下，实现这类命令的寻址、数据传输和写入过程与微处理器执行其他指令序列过程的并行操作。执行读出数据命令过程中，自主完成存储单元的寻址，系统按照时序要求发出读信号，将该存储单元的数据发送到系统的数据总线，充分应用了FPGA的并行处理功能。
【专利说明】寻址功能与存储单元一体化存储控制器
【技术领域】
[0001]本实用新型涉及一种寻址功能与存储单元一体化存储控制器，尤其涉及一种基于FPGA并行操作电路硬连接的寻址功能与存储单元一体化存储控制器的操作控制电路及其时序控制。
【背景技术】
[0002]存储器是微型计算机系统、各种智能系统必须具备的部件，无论是嵌入在这些系统中的微处理器芯片中的存储器，还是微处理器通过系统总线连接的外扩的存储器，包括微处理器内部的寄存器组等，都具有读、写操作功能，但功能单一，即按照微处理器内部地址总线，或外部的系统地址总线的地址值，直接对该地址的寄存器或存储单元进行读写操作。这些存储器和寄存器的寻址过程是由微处理器完成，对于间接寻址、基址加变址寻址等其它较为复杂的寻址方式，还涉及到地址的计算、地址数据的传输等过程；另一方面，存储器中的存储单元相互之间的数据传输，一般需要通过微处理器内部的某一个寄存器中转来实现存储单元相互之间的数据传输，即需要两条传输指令才能够完成存储器中的某一个存储单元的数据传输到另一个存储单元；存储器和寄存器的寻址过程，存储器中的存储单元相互之间的数据传输的过程将花费微处理器的时钟脉冲周期，增加了微处理器执行程序指令流的负担，不利于提闻执行指令序列的速度。
【发明内容】
[0003]本实用新型的目的在于提供一种寻址功能与存储单元一体化存储控制器，这种一体化存储控制器被系统选中，从系统总线读入命令、地址或还要写入的立即数，在内部脉冲分配器的时序脉冲控制下，自主完成命令所规定的地址计算、寻址和对存储器读写的操作功能，能够实现存储单元相互之间的数据传输，在执行存储器的写操作命令的过程中，就不需要微处理器对寻址过程和写入操作再进行任何操作，充分应用了 FPGA的并行处理功能，实现一体化存储控制器读写命令操作与系统执行其它指令过程的并行处理。
[0004]解决上述技术问题的技术方案是:一种基于FPGA并行处理的特点，应用FPGA设计硬连接控制电路及其时序控制电路组成的寻址功能与存储单元一体化存储控制器，其特征在于:该一体化存储控制器包括命令寄存及地址暂存控制模块、存储单元、组合逻辑电路模块、脉冲分配器、数据传输控制模块和地址通道控制模块；
[0005]所述命令寄存及地址暂存控制模块分别与存储单元，组合逻辑电路模块，脉冲分配器，数据传输控制模块，地址通道控制模块连接；
[0006]所述存储单元还与数据传输控制模块，地址通道控制模块连接；
[0007]所述组合逻辑电路模块还与脉冲分配器，数据传输控制模块，地址通道控制模块连接；
[0008]所述脉冲分配器还与数据传输控制模块，地址通道控制模块连接；
[0009]所述数据传输控制模块还与地址通道控制模块连接；[0010]所述命令寄存及地址暂存控制模块在CS为“O”时，在系统WR信号的作用下，存储指令代码并译码、存储间接寻址和基址+变址寻址用的存储单元的地址值、直接寻址的地址值和偏移量并予以输出；如果还有第2个直接寻址的地址值，则在系统第二个WR信号的作用下，存储第2个直接寻址的地址值并予以输出；发出WRl或WR2脉冲信号作为脉冲分配器工作的启动脉冲信号；在执行普通存储器读写功能指令时，复位脉冲分配器；所述命令寄存及地址暂存控制模块被复位时，所有命令输出端为“ I ” ;对于写入数据的命令或存储单元中的两个存储单元之间的数据传输命令，当该命令的命令参数写入所述命令寄存及地址暂存控制模块之后，CS由“O” 一 “I” ；
[0011]所述存储单元的基本结构与普通存储器相同；存储单元中设置有作为间接寻址和基址加变址寻址用的存储单元Rtl — R15 ；
[0012]所述组合逻辑电路模块的输入端与命令寄存及地址暂存控制模块的11条命令输出端连接，13个与门输出是这11条命令与逻辑组合的与逻辑值；
[0013]所述脉冲分配器作为寻址功能与存储单元一体化存储控制器的内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦，脉冲⑧，为数据传输控制模块，地址通道控制模块提供时序脉冲信号；并向命令寄存及地址暂存控制模块输出复位信号；
[0014]所述数据传输控制模块在寻址功能控制信号、RD、WR、命令寄存及地址暂存控制模块输出的WR2信号、脉冲分配器输出的时序脉冲以及组合逻辑电路模块的与逻辑输出值的作用下，实现存储单元的DB_1与系统DB总线的数据传输控制；并还在脉冲分配器输出的时序脉冲的作用下，根据所执行的命令实现对存储单元的RD_1和WR_1脉冲的控制；
[0015]所述地址通道控制模块在组合逻辑电路模块的与逻辑输出值和脉冲分配器输出的时序脉冲的作用下，根据命令寄存及地址暂存控制模块输出的地址值和所执行的指令和命令，寻址功能控制信号实现向存储单元传输地址值AB_1的控制。
[0016]其进一步技术方案是:所述命令寄存及地址暂存控制模块包括+1计数器、命令寄存器、命令译码器、地址暂存器1、地址暂存器I1、非门1、非门II和与门I ;
[0017]所述+1计数器的复位输入端和非门I的输出端连接，使能端与系统CS信号线连接，计数端与系统WR信号连接，CS信号为“0”，复位输入端为“ I ”，在系统WR脉冲信号作用下，+1计数器进行+1操作，第一个+1操作输出WR1，其值从“I”一“O”;第二个WR计数脉冲使WRl从“O” 一 “I” ；WR2从“I” 一 “O” ；如果CS信号为“I”，+1计数器被复位，WRl和WR2均为“I”状态；+1计数器的WRl脉冲输出端与命令寄存器、地址暂存器I的写入信号输入端和脉冲分配器连接，WR2脉冲输出端与地址暂存器II的写入信号输入端、脉冲分配器和数据传输控制模块连接；
[0018]所述命令寄存器的使能端与系统CS信号线连接；复位端与脉冲分配器连接；数据输入端与系统DB连接；所述命令寄存器的命令编码(D31-D26)输出端与命令译码器的命令信息输入端连接；所述命令寄存器输出的间接寻址存储单元的Ri (D25-D22)和Rj (D21-D18)的地址值、偏移量sft (D17I2)与地址通道控制模块连接；当命令寄存器被复位，命令编码输出端全部为“I”;
[0019]所述命令译码器的命令输出端与组合逻辑电路模块，脉冲分配器，数据传输控制模块和地址通道控制模块连接；命令译码器输出11条命令译码值，在执行任何一条命令时，只有该条命令输出端为“0”，其它命令输出端为“I”;命令寄存器的命令编码输出端全部为“I”时，命令译码器所有的命令输出端为“I” ；
[0020]所述地址暂存器I的输入端与系统AB连接，地址值输出端与地址通道控制模块连接；
[0021]所述地址暂存器II的输入端与系统AB连接，地址值输出端与地址通道控制模块连接；
[0022]非门I的输入端与系统CS信号线连接；
[0023]非门II的输入端与脉冲分配器连接；输出端和与门I的一个输入端连接；
[0024]与门I的另一个输入端与系统CS信号线连接；输出端与存储单元的CS_1信号输入端连接，当系统CS信号为“0”，非门II的输入端为“ I”或为“O”时，或者系统CS信号为“1”，非门II的输入端为“I”时，存储单元的cs_l信号输入端为“O”。
[0025]其进一步技术方案是:所述脉冲分配器包括脉冲发生器、或门1、或门I1、或门II1、与门I1、或门IV、或门V和与门III;
[0026]所述脉冲发生器的复位输入端和与门II的输出端连接；启动信号输入端和与门III的输出端连接；时钟脉冲输入端与系统时钟线连接；脉冲发生器有9个脉冲输出端，脉冲⑨输出端和与门II的一个输入端连接；脉冲⑤输出端和或门III的一个输入端、数据传输控制模块和地址通道控制模块连接；脉冲⑥输出端和或门II的一个输入端、数据传输控制模块和地址通道控制模块连接；脉冲⑦输出端和或门I的一个输入端连接；脉冲①和脉冲③的输出端与地址通道控制模块连接；脉冲②和脉冲④的输出端与数据传输控制模块和地址通道控制模块连接；脉冲⑧输出端与数据传输控制模块连接；
[0027]或门I的另一个输入端和与门XVDI连接；输出端和与门II的一个输入端连接；
[0028]或门II的另一个输入端和与门χνπ连接；输出端和与门II的一个输入端连接；
[0029]或门III的另一个输入端与命令译码器的命令5输出端连接；输出端和与门II的一个输入端连接；
[0030]与门II的另一个输入端与寻址功能控制连接；
[0031]或门IV的两个输入端分别与+1计数器的WRl输出端和与门X XVI连接，输出端和与门III的一个输入端连接；
[0032]或门V的两个输入端分别与+1计数器的WR2输出端和与门X X V连接，输出端和与门III的一个输入端连接；
[0033]与门III的输出作为脉冲发生器的启动信号，当所述脉冲发生器的启动信号输入端由“ I”变化为“0”，且复位输入端为“ I ”时，启动脉冲发生器工作。
[0034]其进一步技术方案是:所述数据传输控制模块包括数据暂存器三态门组、32位三态门组1、32位三态门组I1、或门V1、与门IV、或门Vn、或门VD1、或门IX、或门X、或门X1、与门
V、或门ΧΠ、或门XII1、或门XIV、或门X V、与门V1、或门XV1、或门χνπ和与门νπ;所述数
据暂存器三态门组的数据输入端与系统DB连接；数据写入脉冲输入端CP和或门VI的输出端连接；输出选通输入端和或门VDI的输出端连接；数据输出端与存储单元的DB_1端连接；
[0035]所述32位三态门组I的数据输入端与系统DB连接；输出选通输入端和或门IX的输出端连接；数据输出端与存储单元的DB_1端连接；
[0036]所述32位三态门组II的数据输入端与存储单元的DB_1端连接；输出选通输入端和与门V的输出端连接；数据输出端与系统DB连接；
[0037]或门VI的两个输入端分别与+1计数器的WR2脉冲输出端和与门X XIV连接；
[0038]与门IV的两个输入端分别与脉冲⑤和脉冲④连接；输出端和或门Vn及或门XI的一个输入端连接；
[0039]或门Vn的一个输入端和与门X XIV连接；输出端和或门VDI的一个输入端连接；
[0040]或门VDI的另一个输入端和与门X XIV连接；
[0041]或门IX的两个输入端分别与寻址功能控制和系统WR线连接；输出端还和与门VI的一个输入端连接；
[0042]或门X的两个输入端分别与寻址功能控制和系统RD线连接；输出端和与门V的一个输入端连接；
[0043]或门XI的另两个输入端分别与系统RD线和与门XIV连接；输出端和与门V的一个输入端连接；
[0044]与门V的输出端还和与门VD的一个输入端连接；
[0045]或门ΧΠ的两个输入端分别与脉冲④和命令译码器的命令5输出端连接；输出端和与门VI的一个输入端连接；
[0046]或门XIII的两个输入端分别与脉冲⑤和与门X XIV连接；输出端和与门VI的一个输入端连接；
[0047]或门XIV的两个输入端分别与脉冲⑥和与门XVDI连接；输出端和与门VI的一个输入端连接；
[0048]或门X V的两个输入端分别与脉冲⑧和与门XVI连接；输出端和与门VI的一个输入端连接；
[0049]与门VI的输出端与存储单元的WR_1输入端连接；
[0050]或门XVI的三个输入端分别与脉冲④、与门XIV和与门X XIII连接；输出端和与门νπ的一个输入端连接；
[0051]或门χνπ的两个输入端分别与脉冲⑥和与门XVI连接；输出端和与门Vn的一个输入端连接；
[0052]与门VD的另一个输入端与脉冲②连接；输出端与存储单元的RD_1输入端连接。
[0053]其进一步技术方案是:所述地址通道控制模块包括4位二选一选择器、32位三选一选择器、32位二选一选择器1、地址运算器、32位二选一选择器I1、地址输出锁存器
1、地址输出锁存器I1、地址输出锁存器111、32位四选一选择器、或门XVIL或门XIX、或门X X、与门珊、或门XX1、或门ΧΧΠ、或门X XII1、与门IX、或门X XIV、或门X XV、与门X、或门X XV1、或门X χνπ、与门X 1、或门X XVIL或门X XIX、与门ΧΠ、或门X XX、与门XIII和或门X XXI ；
[0054]所述4位二选一选择器的Ri地址输入端与命令寄存器的Ri地址输出端连接；Rj地址输入端与命令寄存器的Rj地址输出端连接；选通控制输入端和或门XVDI的输出端连接；输出端与32位二选一选择器I的一个输入端低4位连接；
[0055]所述32位三选一选择器的一个输入端与存储单兀的DB_1端连接；一个输入端与地址暂存器I的地址值输出端连接；一个输入端与地址暂存器II的地址值输出端连接；一个选通端和与门VDI的输出端连接；一个选通端和或门XXI的输出端连接；输出端与32位二选一选择器I的一个输入端连接；
[0056]所述32位二选一选择器I的一个输入端的高28位与“O”连接；选通端和与门IX的输出端连接；输出端与地址运算器的一个输入端和32位二选一选择器II的一个输入端连接；
[0057]所述地址运算器的另一个输入端与命令寄存器的偏移量输出端sft连接；地址运算结果输出端与32位二选一选择器II的一个输入端连接；
[0058]所述32位二选一选择器II的选通输入端和与门X的输出端连接；地址输出端与地址输出锁存器1、地址输出锁存器II和地址输出锁存器III的地址输入端连接；
[0059]所述地址输出锁存器I的锁存脉冲输入端和与门XI的输出端连接；输出端与32位四选一选择器的一个输入端连接；
[0060]所述地址输出锁存器II的锁存脉冲输入端与脉冲②连接；输出端与32位四选一选择器的一个输入端连接；
[0061]所述地址输出锁存器III的锁存脉冲输入端与脉冲④连接；输出端与32位四选一选择器的一个输入端连接；
[0062]所述32位四选一选择器的一个输入端还与系统AB连接；一个选通端与寻址功能控制连接；一个选通端和与门XIII的输出端连接；一个选通端和或门X XX[的输出端连接；输出端与存储单元的AB_1连接；
[0063]或门XVDI的两个输入端分别与脉冲①和与门XX[连接；
[0064]或门XIX的两个输入端分别与脉冲②和与门ΧΧΠ连接；输出端和与门VDI的一个输入端连接；
[0065]或门X X的两个输入端分别与脉冲④和与门XVI连接；输出端和与门VDI的一个输入端连接；
[0066]或门XXI的两个输入端分别与脉冲①和命令译码器的命令5输出端连接；
[0067]或门ΧΧΠ的两个输入端分别与脉冲①和与门ΧΧΠ连接；输出端和与门IX的一个输入端连接；
[0068]或门X XIII的两个输入端分别与脉冲③和与门XVI连接；输出端和与门IX的一个输入端连接；
[0069]或门X XIV的两个输入端分别与脉冲②和与门XIX连接；输出端和与门X的一个输入端连接；
[0070]或门X X V的两个输入端分别与脉冲④和命令译码器的命令11输出端连接；输出端和与门X的一个输入端连接；
[0071]或门X XVI的两个输入端分别与脉冲③和与门X X连接；输出端和与门X I的一个输入端连接；
[0072]或门X χνπ的两个输入端分别与脉冲⑤和与门X V连接；输出端和与门X I的一个输入端连接；
[0073]与门XI的另一个输入端与脉冲①连接；
[0074]或门X XVDI的两个输入端分别与脉冲③和与门X X连接；输出端和与门XIII的一个输入端连接；
[0075]或门X XIX的两个输入端分别与脉冲④和与门X X连接；输出端和与门XIII的一个输入端连接；
[0076]与门ΧΠ的两个输入端分别与脉冲⑤和脉冲⑥连接；输出端和或门X X X、或门X X XI的一个输入端连接；
[0077]或门X X X的另一个输入端和与门X V连接；输出端和与门XIII的一个输入端连接；
[0078]与门XIII还有两个输入端分别与脉冲①和脉冲②连接；
[0079]或门X X XI的另一个输入端和与门X VI连接。
[0080]由于采用上述技术方案，本实用新型之寻址功能与存储单元一体化存储控制器具有以下有益效果:
[0081]一、能实现自主控制存储器的寻址、地址运算和读写操作功能:
[0082]本实用新型中，寻址功能与存储单元一体化存储控制器被系统选中，在系统WR信号的作用下将命令、地址和需要写入的数据写入命令寄存及地址暂存控制模块，脉冲分配器被启动，一体化存储控制器在脉冲分配器的时序脉冲作用下自主完成地址运算、寻址和写操作；对于写入数据的命令或两个存储单元之间的数据传输命令，当该命令的命令参数写入命令寄存及地址暂存控制模块之后，CS由“O”一 “I”(参见图8，图9);实现一体化存储控制器执行这类命令的寻址操作、数据传输和写入过程与微处理器执行其他指令序列过程的并行操作。在读出数据过程中，在内部时序脉冲作用下自主完成存储单元的寻址，系统按照时序要求对一体化存储控制器发出读(RD)信号，将该存储单元的数据发送到系统的数据总线，充分应用了 FPGA的并行处理功能。
[0083]二、具有一般存储器的读写操作功能:
[0084]本实用新型中，仍然保留一般存储器的读写操作功能，即一体化存储控制器选中某一个存储单元，在系统RD或WR的脉冲作用下，将被选中的存储单元数据传输到系统数据总线，或将数据总线的数据写入被选中的存储单元。
[0085]三、能实现存储单元相互之间的数据传输:
[0086]本实用新型中，在该一体化存储控制器中设计了间接寻址寄存器和基址寄存器，数据传输控制和地址通道控制器，在内部时序脉冲的控制下，有多种寻址方式实现一个存储单元的数据写入另一个存储单元，系统只需要一次写入操作命令，简化了需要将待写入的数据从一个存储单元中读出写入到微处理器中的某一个寄存器，然后从该寄存器读出通过系统数据总线写入另一个存储单元，微处理器需要对存储器进行一次读命令操作和一次写命令操作的两个存储单元间的数据传输问题。
[0087]四、系统性价比高:
[0088]本实用新型以FPGA的硬连接控制电路为核心，构建寻址功能与存储单元一体化存储控制器，存储器中有作为间接寻址和基址加变址寻址用的存储单元，具有普通存储器的读写功能，还具有多种间接寻址方式的功能，能够实现存储器内部存储单元相互之间的数据传输的功能，其地址运算和寻址过程由内部时序脉冲控制，提高微处理器执行指令序列的速度，具有较高的性价比。
[0089]下面结合附图和实施例对本实用新型之寻址功能与存储单元一体化存储控制器的技术特征作进一步的说明。【专利附图】
【附图说明】
[0090]图1:本实用新型之寻址功能与存储单元一体化存储控制器的系统结构框图；
[0091]图2:本实用新型之寻址功能与存储单元一体化存储控制器的存储单元分配的示意图；
[0092]图3:本实用新型之寻址功能与存储单元一体化存储控制器的命令寄存及地址暂存控制模块的电路连接图；
[0093]图4:本实用新型之寻址功能与存储单元一体化存储控制器的脉冲分配器的电路连接图；
[0094]图5:本实用新型之寻址功能与存储单元一体化存储控制器的数据传输控制模块的电路连接图；
[0095]图6:本实用新型之寻址功能与存储单元一体化存储控制器的地址通道控制模块的电路连接图；
[0096]图7:本实用新型之寻址功能与存储单元一体化存储控制器的组合逻辑电路模块图；
[0097]图8:本实用新型之寻址功能与存储单元一体化存储控制器的执行MOV §Ri； iRj+sft命令的时序图；
[0098]图9:本实用新型之寻址功能与存储单元一体化存储控制器的执行MOV Mi,命令的时序图。
[0099]图中:
[0100]①-脉冲①，②-脉冲②，③ -脉冲③，④-脉冲④，⑤-脉冲⑤，⑥-脉冲⑥，⑦-脉冲⑦，⑧-脉冲⑧，⑨-脉冲⑨；
[0101]I 一命令寄存及地址暂存控制模块，II 一存储单元，III 一组合逻辑电路模块，IV—脉冲分配器；V —数据传输控制模块，VI—地址通道控制模块；
[0102]I—+1计数器，2—命令寄存器，3—命令译码器，4一地址暂存器I，5—地址暂存器II，6—非门I，7—非门11，8—与门I ;
[0103]9一脉冲发生器，IO—或门I，11一或门II，12—或门III，13—与门II，14一或门IV、15—或门V，16—与门III;
[0104]17—数据暂存器三态门组，18 — 32位三态门组I，19一32位三态门组II，20—或门VI，21—与门IV，22—或门VD，23—或门珊，24一或门IX，25—或门X，26—或门XI，27—与门V，28—或门XL 29—或门XIII，30—或门XIV, 31—或门X V，32—与门VI，33—或门XVI，34—或门 XVL35—与门VD ；
[0105]36一4位二选一选择器,37—32位三选一选择器，38—32位二选一选择器I ,39—地址运算器，40—32位二选一选择器II，41一地址输出锁存器I，42—地址输出锁存器II，43—地址输出锁存器III，44—32位四选一选择器，45—或门X珊，46—或门XIX，47—或门X X，48—与门珊，49—或门X XI，50—或门X XL 51一或门X XIII，52—与门IX，53—或门X X IV，54—或门X X V，55—与门X，56—或门X X VI，57—或门X X VL 58—与门XI，59—或门父父珊，60—或门父父仅，61—与门)01，62—或门X XX，63—与门XIII，64—或门 X XXI ；
[0106]XT-选通，SCMSR-锁存脉冲输入。[0107]文中缩略语含义:
[0108]FPGA — Field Programmable Gate Array,现场可编程门阵列；
[0109]RD — Read,读信号；WR — Write,写信号；CS — Chip Selection,片选信号；
[0110]AB — Address Bus,地址总线；DB — Data Bus,数据总线；sft — Shift,偏移量。
【具体实施方式】
[0111]一种寻址功能与存储单元一体化存储控制器，如图1所示，该一体化存储控制器包括命令寄存及地址暂存控制模块1、存储单元I1、组合逻辑电路模块II1、脉冲分配器IV、数据传输控制模块V和地址通道控制模块VI ；
[0112]所述命令寄存及地址暂存控制模块I分别与存储单元I1、组合逻辑电路模块II1、脉冲分配器IV、数据传输控制模块V和地址通道控制模块VI连接；
[0113]所述存储单元II还与数据传输控制模块V和地址通道控制模块VI连接；
[0114]所述组合逻辑电路模块III还与脉冲分配器IV、数据传输控制模块V和地址通道控制丰旲块VI连接；
[0115]所述脉冲分配器IV还与数据传输控制模块V和地址通道控制模块VI连接；
[0116]所述数据传输控制模块V还与地址通道控制模块VI连接；
[0117]所述命令寄存及地址暂存控制模块I在CS为“O”时，在系统WR信号的作用下，存储指令代码并译码、存储间接寻址和基址+变址寻址用的存储单元的地址值、直接寻址的地址值和偏移量并予以输出；如果还有第2个直接寻址的地址值，则在系统第二个WR信号的作用下，存储第2个直接寻址的地址值并予以输出；发出WRl或WR2脉冲信号作为脉冲分配器IV工作的启动脉冲信号；在执行普通存储器读写功能指令时，复位脉冲分配器IV ；所述命令寄存及地址暂存控制模块I被复位时，所有命令输出端为“I”;对于写入数据的命令或存储单元(II)中的两个存储单元之间的数据传输命令，当该命令的命令参数写入所述命令寄存及地址暂存控制模块(I )之后，CS由“O” 一 “I”(参见图8，图9);
[0118]所述存储单元II的基本结构与普通存储器相同；存储单元II中设置有作为间接寻址和基址加变址寻址用的存储单元Rtl-R15 ；
[0119]所述组合逻辑电路模块III的输入端与命令寄存及地址暂存控制模块I的11条命令输出端连接，13个与门输出是这11条命令与逻辑组合的与逻辑值(参见图7、附表一、、附表二);
[0120]所述脉冲分配器IV作为寻址功能与存储单元一体化存储控制器的内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦，脉冲⑧，为数据传输控制模块V、地址通道控制模块VI提供时序脉冲信号；并向命令寄存及地址暂存控制模块I输出复位信号；
[0121]所述数据传输控制模块V在寻址功能控制信号、RD、WR、命令寄存及地址暂存控制模块I输出的WR2信号、脉冲分配器(IV)输出的时序脉冲以及组合逻辑电路模块III的与逻辑输出值的作用下，实现存储单元II的DB_1与系统DB总线的数据传输控制；并还在脉冲分配器IV输出的时序脉冲的作用下，根据所执行的命令实现对存储单元II的RD_1和WR_1脉冲的控制；
[0122]所述地址通道控制模块VI在组合逻辑电路模块III的与逻辑输出值和脉冲分配器IV输出的时序脉冲的作用下，根据命令寄存及地址暂存控制模块II输出的地址值和所执行的指令和命令，寻址功能控制信号实现向存储单元II传输地址值AB_1的控制。
[0123]如图3所示，所述命令寄存及地址暂存控制模块I包括+1计数器1、命令寄存器2、命令译码器3、地址暂存器I 4、地址暂存器II 5、非门I 6、非门II 7和与门I 8;
[0124]所述+1计数器I的复位输入端和非门I 6的输出端连接，使能端与系统CS信号线连接，计数端与系统WR信号连接，CS信号为“0”，复位输入端为“ I ”，在系统WR脉冲信号作用下，+1计数器I进行+1操作，第一个+1操作输出WRl，其值从“I”一 “O”;第二个WR计数脉冲使WRl从“O”一 “1”;WR2从“I”一 “O”;如果CS信号为“1”，+1计数器I被复位，WRl和WR2均为“I”状态；+1计数器I的WRl脉冲输出端与命令寄存器2、地址暂存器I 4的写入信号输入端和脉冲分配器IV连接，WR2脉冲输出端与地址暂存器II 5的写入信号输入端、脉冲分配器IV和数据传输控制模块V连接；
[0125]所述命令寄存器2的使能端与系统CS信号线连接；复位端与脉冲分配器IV连接；数据输入端与系统DB连接；所述命令寄存器2的命令编码(D31-D26)输出端与命令译码器3的命令信息输入端连接；所述命令寄存器2输出的间接寻址存储单元的Ri (D25-D22)和Rj(D21-D18)的地址值、偏移量sft (D17I2)与地址通道控制模块VI连接；当命令寄存器2被复位，命令编码输出端全部为“I”(参见附表二:本实用新型之寻址功能与存储单元一体化存储控制器的命令格式表)；
[0126]所述命令译码器3的命令输出端与组合逻辑电路模块III，脉冲分配器IV，数据传输控制模块V和地址通道控制模块VI连接；命令译码器3输出11条命令译码值，在执行任何一条命令时，只有该条命令输出端为“0”，其它命令输出端为“I”;命令寄存器2的命令编码输出端全部为“I”时，命令译码器3所有的命令输出端为“I” ；
[0127]所述地址暂存器I 4的输入端与系统AB连接，地址值输出端与地址通道控制模块VI连接；
[0128]所述地址暂存器II 5的输入端与系统AB连接，地址值输出端与地址通道控制模块VI连接；
[0129]非门I 6的输入端与系统CS信号线连接；
[0130]非门II 7的输入端与脉冲分配器IV连接；输出端和与门I 8的一个输入端连接；
[0131]与门I 8的另一个输入端与系统CS信号线连接；输出端与存储单元II的CS_1信号输入端连接，当系统CS信号为“0”，非门II 7的输入端为“I”或为“O”时，或者系统CS信号为“1”，非门II 7的输入端为“I”时，存储单元II的CS_1信号输入端为“O”。
[0132]如图4所示，所述脉冲分配器IV包括脉冲发生器9、或门I 10、或门II 11、或门III 12、与门II 13、或门IV 14、或门V 15和与门III 16;
[0133]所述脉冲发生器9的复位输入端和与门II 13的输出端连接；启动信号输入端和与门III 16的输出端连接；时钟脉冲输入端与系统时钟线连接；脉冲发生器9有9个脉冲输出端，脉冲⑨输出端和与门II 13的一个输入端连接；脉冲⑤输出端和或门III 12的一个输入端、数据传输控制模块V和地址通道控制模块VI连接；脉冲⑥输出端和或门II 11的一个输入端、数据传输控制模块V和地址通道控制模块VI连接；脉冲⑦输出端和或门I 10的一个输入端连接；脉冲①和脉冲③的输出端与地址通道控制模块VI连接；脉冲②和脉冲④的输出端与数据传输控制模块V和地址通道控制模块VI连接；脉冲⑧输出端与数据传输控制模块V连接；
[0134]或门I 10的另一个输入端和与门XVDI连接；输出端和与门II 13的一个输入端连接；
[0135]或门II 11的另一个输入端和与门XVn连接；输出端和与门II 13的一个输入端连接；
[0136]或门III 12的另一个输入端与命令译码器3的命令5输出端连接；输出端和与门II 13的一个输入端连接；
[0137]与门II 13的另一个输入端与寻址功能控制连接；
[0138]或门IV 14的两个输入端分别与+1计数器I的WRl输出端和与门X X VI连接，输出端和与门III 16的一个输入端连接；
[0139]或门V 15的两个输入端分别与+1计数器I的WR2输出端和与门X X V连接，输出端和与门III 16的一个输入端连接；
[0140]与门III 16的输出作为脉冲发生器9的启动信号，当所述脉冲发生器9的启动信号输入端由“ I”变化为“O”，且复位输入端为“ I”时，启动脉冲发生器9工作。
[0141]如图5所示，所述数据传输控制模块V包括数据暂存器三态门组17、32位三态门组I 18,32位三态门组II 19、或门VI 20、与门IV 21、或门VII 22、或门VDI 23、或门IX 24、或门
X25、或门XI 26、与门V 27、或门ΧΠ 28、或门XIII 29、或门XIV 30、或门X V 31、与门VI 32、或门XVI 33、或门XVII 34和与门YD 35 ；
[0142]所述数据暂存器三态门组17的数据输入端与系统DB连接；数据写入脉冲输入端CP和或门VI 20的输出端连接；输出选通输入端和或门VDI 23的输出端连接；数据输出端与存储单元II的DB_1端连接；
[0143]所述32位三态门组I 18的数据输入端与系统DB连接；输出选通输入端和或门
IX24的输出端连接；数据输出端与存储单元II的DB_1端连接；
[0144]所述32位三态门组II 19的数据输入端与存储单元II的DB_1端连接；输出选通输入端和与门V 27的输出端连接；数据输出端与系统DB连接；
[0145]或门VI 20的两个输入端分别与+1计数器I的WR2脉冲输出端和与门X XIV连接；
[0146]与门IV 21的两个输入端分别与脉冲⑤和脉冲④连接；输出端和或门VII 22及或门
XI26的一个输入端连接；
[0147]或门YD 22的一个输入端和与门X XIV连接；输出端和或门VDI 23的一个输入端连接；
[0148]或门VDI 23的另一个输入端和与门X XIV连接；
[0149]或门IX 24的两个输入端分别与寻址功能控制和系统WR线连接；输出端还和与门VI 32的一个输入端连接；
[0150]或门X 25的两个输入端分别与寻址功能控制和系统RD线连接；输出端和与门V 27的一个输入端连接；
[0151]或门XI 26的另两个输入端分别与系统RD线和与门XIV连接；输出端和与门V 27的一个输入端连接；
[0152]与门V 27的输出端还和与门VII 35的一个输入端连接；[0153]或门ΧΠ 28的两个输入端分别与脉冲④和命令译码器3的命令5输出端连接；输出端和与门VI 32的一个输入端连接；
[0154]或门XIII 29的两个输入端分别与脉冲⑤和与门X XIV连接；输出端和与门VI 32的一个输入端连接；
[0155]或门XIV 30的两个输入端分别与脉冲⑥和与门XVDI连接；输出端和与门VI 32的一个输入端连接；
[0156]或门X V 31的两个输入端分别与脉冲⑧和与门XVI连接；输出端和与门VI 32的一个输入端连接；
[0157]与门VI 32的输出端与存储单元II的WR_1输入端连接；
[0158]或门XVI 33的三个输入端分别与脉冲④、与门XIV和与门X XIII连接；输出端和与门Vn 35的一个输入端连接；
[0159]或门XVII 34的两个输入端分别与脉冲⑥和与门XVI连接；输出端和与门VII 35的一个输入端连接；
[0160]与门Vn 35的另一个输入端与脉冲②连接；输出端与存储单元II的RD_1输入端连接。
[0161]如图6所示，所述地址通道控制模块VI包括4位二选一选择器36、32位三选一选择器37、32位二选一选择器I 38、地址运算器39、32位二选一选择器II 40、地址输出锁存器I 41、地址输出锁存器II 42、地址输出锁存器III43、32位四选一选择器44、或门XVDI45、或门XIX 46、或门X X 47、与门VDI48、或门XXI 49、或门ΧΧΠ 50、或门X XIII51、与门IX 52、或门X XIV 53、或门X X V 54、与门X 55、或门X X VI 56、或门X X VII 57、与门X I 58、或Π X XVDI 59、或门 XXIX 60、与门ΧΠ 61、或门 X X X 62、与门 XIII 63 和或门 X XXI 64 ；
[0162]所述4位二选一选择器36的Ri地址输入端与命令寄存器2的Ri地址输出端连接；Rj地址输入端与命令寄存器2的Rj地址输出端连接；选通控制输入端和或门XVDI 45的输出端连接；输出端与32位二选一选择器I 38的一个输入端低4位连接；
[0163]所述32位三选一选择器37的一个输入端与存储单元II的DB_1端连接；一个输入端与地址暂存器I 4的地址值输出端连接；一个输入端与地址暂存器II 5的地址值输出端连接；一个选通端和与门VDI48的输出端连接；一个选通端和或门XXI 49的输出端连接；输出端与32位二选一选择器I 38的一个输入端连接；
[0164]所述32位二选一选择器I 38的一个输入端的高28位与“O”连接；选通端和与门IX 52的输出端连接；输出端与地址运算器39的一个输入端和32位二选一选择器II 40的一个输入端连接；
[0165]所述地址运算器39的另一个输入端与命令寄存器2的偏移量输出端sft连接；地址运算结果输出端与32位二选一选择器II 40的一个输入端连接；
[0166]所述32位二选一选择器II 40的选通输入端和与门X 55的输出端连接；地址输出端与地址输出锁存器I 41、地址输出锁存器II 42和地址输出锁存器III 43的地址输入端连接；
[0167]所述地址输出锁存器I 41的锁存脉冲输入端和与门XI 58的输出端连接；输出端与32位四选一选择器44的一个输入端连接；
[0168]所述地址输出锁存器II 42的锁存脉冲输入端与脉冲②连接；输出端与32位四选一选择器44的一个输入端连接；
[0169]所述地址输出锁存器III 43的锁存脉冲输入端与脉冲④连接；输出端与32位四选一选择器44的一个输入端连接；
[0170]所述32位四选一选择器44的一个输入端还与系统AB连接；一个选通端与寻址功能控制连接；一个选通端和与门XIII 63的输出端连接；一个选通端和或门X XXI 64的输出端连接；输出端与存储单元II的AB_1连接；
[0171]或门XVDI 45的两个输入端分别与脉冲①和与门XX[连接；
[0172]或门XIX 46的两个输入端分别与脉冲②和与门ΧΧΠ连接；输出端和与门VDI 48的一个输入端连接；
[0173]或门XX 47的两个输入端分别与脉冲④和与门X VI连接；输出端和与门VDI 48的一个输入端连接；
[0174]或门XXI 49的两个输入端分别与脉冲①和命令译码器3的命令5输出端连接；
[0175]或门ΧΧΠ 50的两个输入端分别与脉冲①和与门ΧΧΠ连接；输出端和与门IX 52的一个输入端连接；
[0176]或门X XIII 51的两个输入端分别与脉冲③和与门XVI连接；输出端和与门IX 52的一个输入端连接；
[0177]或门X XIV 53的两个输入端分别与脉冲②和与门XIX连接；输出端和与门X 55的一个输入端连接；
[0178]或门X X V 54的两个输入端分别与脉冲④和命令译码器3的命令11输出端连接；输出端和与门X 55的一个输入端连接；
[0179]或门X X VI 56的两个输入端分别与脉冲③和与门X X连接；输出端和与门X I 58的一个输入端连接；
[0180]或门X X VII 57的两个输入端分别与脉冲⑤和与门X V连接；输出端和与门
XI 58的一个输入端连接；
[0181]与门XI 58的另一个输入端与脉冲①连接；
[0182]或门X XVDI 59的两个输入端分别与脉冲③和与门X X连接；输出端和与门XIII 63的一个输入端连接；
[0183]或门X XIX 60的两个输入端分别与脉冲④和与门X X连接；输出端和与门XIII 63的一个输入端连接；
[0184]与门ΧΠ61的两个输入端分别与脉冲⑤和脉冲⑥连接；输出端和或门XXX 62、或门X X XI 64的一个输入端连接；
[0185]或门X X X 62的另一个输入端和与门X V连接；输出端和与门XIII 63的一个输入端连接；
[0186]与门XIII 63还有两个输入端分别与脉冲①和脉冲②连接；
[0187]或门X XXI 64的另一个输入端和与门X VI连接。
[0188]附表一:本实用新型之寻址功能与存储单元一体化存储控制器的指令与命令编号对应表:
【权利要求】
1.一种寻址功能与存储单元一体化存储控制器，其特征在于:该一体化存储控制器包括命令寄存及地址暂存控制模块(I )、存储单元(II)、组合逻辑电路模块(III)、脉冲分配器(IV)、数据传输控制模块(V)和地址通道控制模块(VI)；所述命令寄存及地址暂存控制模块(I)分别与存储单元(II)、组合逻辑电路模块(III)、脉冲分配器(IV)、数据传输控制模块(V)和地址通道控制模块(VI)连接；所述存储单元(II)还与数据传输控制模块(V)，地址通道控制模块(VI)连接；所述组合逻辑电路模块(III)还与脉冲分配器(IV)，数据传输控制模块(V)，地址通道控制模块(VI)连接；所述脉冲分配器(IV)还与数据传输控制模块(V)，地址通道控制模块(VI)连接；所述数据传输控制模块(V)还与地址通道控制模块(VI)连接；所述命令寄存及地址暂存控制模块(I )在CS为“O”时，在系统WR信号的作用下，存储指令代码并译码、存储间接寻址和基址+变址寻址用的存储单元的地址值、直接寻址的地址值和偏移量并予以输出；如果还有第2个直接寻址的地址值，则在系统第二个WR信号的作用下，存储第2个直接寻址的地址值并予以输出；发出WRl或WR2脉冲信号作为脉冲分配器(IV)工作的启动脉冲信号；在执行普通存储器读写功能指令时，复位脉冲分配器(IV);所述命令寄存及地址暂存控制模块(I )被复位时，所有命令输出端为“I”;对于写入数据的命令或存储单元(II)中的两个存储单元之间的数据传输命令，当该命令的命令参数写入所述命令寄存及地址暂存控制模块(I )之后，CS由“O” 一 “I” ；所述存储单元(II)的基本结构与普通存储器相同；存储单元(II)中设置有作为间接寻址和基址加变址寻址用的存储单元Rcl-R15 ；所述组合逻辑电路模块(III)的输入`端与命令寄存及地址暂存控制模块(I )的11条命令输出端连接，13个与门输出是这11条命令与逻辑组合的与逻辑值；所述脉冲分配器(IV)作为寻址功能与存储单元一体化存储控制器的内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤，脉冲⑥，脉冲⑦，脉冲⑧，为数据传输控制模块(V)，地址通道控制模块(VI)提供时序脉冲信号；并向命令寄存及地址暂存控制模块(I )输出复位信号；所述数据传输控制模块(V)在寻址功能控制信号、RD、WR、命令寄存及地址暂存控制模块(I )输出的WR2信号、脉冲分配器(IV)输出的时序脉冲以及组合逻辑电路模块皿)的与逻辑输出值的作用下，实现存储单元(II)的DB_1与系统DB总线的数据传输控制；并还在脉冲分配器(IV)输出的时序脉冲的作用下，根据所执行的命令实现对存储单元(II)的RD_1和WR_1脉冲的控制；所述地址通道控制模块(VI)在组合逻辑电路模块(III)的与逻辑输出值和脉冲分配器(IV)输出的时序脉冲的作用下，根据命令寄存及地址暂存控制模块(I )输出的地址值和所执行的指令和命令，寻址功能控制信号实现向存储单元(II)传输地址值AB_1的控制。
2.如权利要求1所述的一种寻址功能与存储单元一体化存储控制器，其特征在于:所述命令寄存及地址暂存控制模块(I )包括+1计数器(I)、命令寄存器(2)、命令译码器(3)、地址暂存器I (4)、地址暂存器II (5)、非门I (6)、非门II (7)和与门I (8);所述+1计数器(I)的复位输入端和非门I (6)的输出端连接，使能端与系统CS信号线连接，计数端与系统WR信号连接，CS信号为“0”，复位输入端为“ I ”，在系统WR脉冲信号作用下，+1计数器(I)进行+1操作，第一个+1操作输出WR1，其值从“I”一 “O”;第二个WR计数脉冲使WRl从“O” 一 “I” ；WR2从“I” 一 “O” ；如果CS信号为“I”，+1计数器(I)被复位，WRl和WR2均为“I”状态；+1计数器(I)的WRl脉冲输出端与命令寄存器(2)、地址暂存器I (4)的写入信号输入端和脉冲分配器(IV)连接，WR2脉冲输出端与地址暂存器II (5)的写入信号输入端、脉冲分配器(IV)和数据传输控制模块(V)连接；所述命令寄存器(2)的使能端与系统CS信号线连接；复位端与脉冲分配器(IV)连接；数据输入端与系统DB连接；所述命令寄存器(2)的命令编码(D31-D26)输出端与命令译码器(3)的命令信息输入端连接；所述命令寄存器(2)输出的间接寻址存储单元的Ri (D25-D22)和Rj (D21-D18)的地址值、偏移量sft (D17I2)与地址通道控制模块(VI)连接；当命令寄存器(2)被复位，命令编码输出端全部为“I” ；所示命令译码器(3)的命令输出端与组合逻辑电路模块(III)、脉冲分配器(IV)、数据传输控制模块(V)和地址通道控制模块(VI)连接；命令译码器(3)输出11条命令译码值，在执行任何一条命令时，只有该条命令输出端为“0”，其它命令输出端为“I”;命令寄存器(2)的命令编码输出端全部为“I”时，命令译码器(3)所有的命令输出端为“I” ；所示地址暂存器I (4)的输入端与系统AB连接，地址值输出端与地址通道控制模块(VI)连接；所示地址暂存器II (5)的输入端与系统AB连接，地址值输出端与地址通道控制模块(VI)连接；非门I (6)的输入端与系统C S信号线连接；非门II (7)的输入端与脉冲分配器(IV)连接；输出端和与门I (8)的一个输入端连接；与门I (8)的另一个输入端与系统CS信号线连接，输出端与存储单元(II)的CS_1信号输入端连接，当系统CS信号为“O”、非门II (7)的输入端为“I”或为“O”时，或者系统CS信号为“I”，非门II (7)的输入端为“I”时，存储单元(II)的CS_1信号输入端为“O”。
3.如权利要求1所述的一种寻址功能与存储单元一体化存储控制器，其特征在于:所述脉冲分配器(IV)包括脉冲发生器(9)、或门I (10)、或门II (11)、或门111(12)、与门II(13)、或门IV(14)、或门 V (15)和与门IIK16)；所述脉冲发生器(9)的复位输入端和与门II (13)的输出端连接；启动信号输入端和与门III(16)的输出端连接；时钟脉冲输入端与系统时钟线连接；脉冲发生器(9)有9个脉冲输出端，脉冲⑨输出端和与门II (13)的一个输入端连接；脉冲⑤输出端和或门III(12)的一个输入端、数据传输控制模块(V)和地址通道控制模块(VI)连接；脉冲⑥输出端和或门II(11)的一个输入端、数据传输控制模块(V)和地址通道控制模块(VI)连接；脉冲⑦输出端和或门I (10)的一个输入端连接；脉冲①和脉冲③的输出端与地址通道控制模块(VI)连接；脉冲②和脉冲④的输出端与数据传输控制模块(V)和地址通道控制模块(VI)连接；脉冲⑧输出端与数据传输控制模块(V)连接；或门I (10)的另一个输入端和与门XVDI连接；输出端和与门II (13)的一个输入端连接；或门II (11)的另一个输入端和与门XVn连接；输出端和与门II (13)的一个输入端连接；或门111(12)的另一个输入端与命令译码器(3)的命令5输出端连接；输出端和与门II(13)的一个输入端连接；与门II (13)的另一个输入端与寻址功能控制连接；或门IV (14)的两个输入端分别与+1计数器(I)的WRl输出端和与门X X VI连接，输出端和与门111(16)的一个输入端连接；或门V (15)的两个输入端分别与+1计数器(I)的WR2输出端和与门X X V连接，输出端和与门111(16)的一个输入端连接；与门111(16)的输出作为脉冲发生器(9)的启动信号，当所述脉冲发生器(9)的启动信号输入端由“I”变化为“O”，且复位输入端为“I”时，启动脉冲发生器(9)工作。
4.如权利要求1所述的一种寻址功能与存储单元一体化存储控制器，其特征在于:所述数据传输控制模块(V)包括数据暂存器三态门组(17)、32位三态门组I (18)、32位三态门组II (19)、或门VI(20)、与门IV (21)、或门VD(22)、或门VDI(23)、或门IX (24)、或门父(25)、或门)(1(26)、与门乂(27)、或门)(11(28)、或门父111(29)、或门父1￥(30)、或门父乂(31)、与门VI(32)、或门 X VI (33)、或门 XVn (34)和与门VD (35)；所述数据暂存器三态门组(17)的数据输入端与系统DB连接；数据写入脉冲输入端CP和或门VK20)的输出端连接；输出选通输入端和或门VDK23)的输出端连接；数据输出端与存储单元(II)的DB_1端连接；所述32位三态门组I (18)的数据输入端与系统DB连接；输出选通输入端和或门IX(24)的输出端连接；数据输出端与存储单元(II)的DB_1端连接；`所述32位三态门组II (19)的数据输入端与存储单元(II)的DB_1端连接；输出选通输入端和与门V (27)的输出端连接；数据输出端与系统DB连接；或门VK20)的两个输入端分别与+1计数器(I)的WR2脉冲输出端和与门X XIV连接；与门IV(21)的两个输入端分别与脉冲⑤和脉冲④连接；输出端和或门VIK22)及或门XI(26)的一个输入端连接；或门VIK22)的一个输入端和与门XXIV连接，输出端和或门珊(23)的一个输入端连接；或门珊(23)的另一个输入端和与门X XIV连接；或门ΙΧ(24)的两个输入端分别与寻址功能控制和系统WR线连接；输出端还和与门VI(32)的一个输入端连接；或门X (25)的两个输入端分别与寻址功能控制和系统RD线连接；输出端和与门V(27)的一个输入端连接；或门ΧΚ26)的另两个输入端分别与系统RD线和与门XIV连接；输出端和与门V(27)的一个输入端连接；与门V (27)的输出端还和与门VIK35)的一个输入端连接；或门ΧΠ(28)的两个输入端分别与脉冲④和命令译码器(3)的命令5输出端连接；输出端和与门VI(32)的一个输入端连接；或门XIIK29)的两个输入端分别与脉冲⑤和与门X XIV连接；输出端和与门VI(32)的一个输入端连接；或门XIV(30)的两个输入端分别与脉冲⑥和与门XVDI连接；输出端和与门VI(32)的一个输入端连接；或门X V(31)的两个输入端分别与脉冲⑧和与门X VI连接；输出端和与门VI(32)的一个输入端连接；与门VI(32)的输出端与存储单元(II)的WR_1输入端连接；或门XVK33)的三个输入端分别与脉冲④、与门XIV和与门X XIII连接；输出端和与门VD(35)的一个输入端连接；或门XVIK34)的两个输入端分别与脉冲⑥和与门XVI连接；输出端和与门VIK35)的一个输入端连接；与门VIK35)的另一个输入端与脉冲②连接；输出端与存储单元(II)的RD_1输入端连接。
5.如权利要求1所述的一种寻址功能与存储单元一体化存储控制器，其特征在于:所述地址通道控制模块(VI)包括4位二选一选择器(36)、32位三选一选择器(37)、32位二选一选择器I (38)、地址运算器(39)、32位二选一选择器II (40)、地址输出锁存器I (41)、地址输出锁存器II (42 )、地址输出锁存器III (43 )、32位四选一选择器(44 )、或门X VDI (45 )、或门父仅(46)、或门父父(47)、与门珊(48)、或门父)(1(49)、或门父)01(50)、或门父父111(51 )、与门IX(52)、或门X XIV(53)、或门X X V (54)、与门 X (55)、或门 X XVI(56)、或门X XVn (57)、与门 X I (58)、或门 X XVDK59)、或门 X XIX (60)、与门 ΧΠ(61)、或门 XXX(62)、与门 ΧΙΙΚ63)和或门 ΧΧΧΚ64)；所述4位二选一选择器(36 )的Ri地址输入端与命令寄存器(2 )的Ri地址输出端连接；Rj地址输入端与命令寄存器(2)的Rj地址输出端连接；选通控制输入端和或门X VDI(45)的输出端连接；输出端与32位二选一选择器I (38)的一个输入端低4位连接；`所述32位三选一选择器(37)的一个输入端与存储单元(II)的DB_1端连接；一个输入端与地址暂存器I (4)的地址值输出端连接；一个输入端与地址暂存器II (5)的地址值输出端连接；一个选通端和与门珊(48)的输出端连接；一个选通端和或门XXK49)的输出端连接；输出端与32位二选一选择器I (38)的一个输入端连接；所述32位二选一选择器I (38)的一个输入端的高28位与“O”连接；选通端和与门IX(52)的输出端连接；输出端与地址运算器(39)的一个输入端和32位二选一选择器II (40)的一个输入端连接；所述地址运算器(39)的另一个输入端与命令寄存器(2)的偏移量输出端sft连接；地址运算结果输出端与32位二选一选择器II (40)的一个输入端连接；所述32位二选一选择器II (40)的选通输入端和与门X (55)的输出端连接；地址输出端与地址输出锁存器I (41)、地址输出锁存器II (42)和地址输出锁存器111(43)的地址输入端连接；所述地址输出锁存器I (41)的锁存脉冲输入端和与门XK58)的输出端连接；输出端与32位四选一选择器(44)的一个输入端连接；所述地址输出锁存器II (42)的锁存脉冲输入端与脉冲②连接；输出端与32位四选一选择器(44)的一个输入端连接；所述地址输出锁存器III (43)的锁存脉冲输入端与脉冲④连接；输出端与32位四选一选择器(44)的一个输入端连接；所述32位四选一选择器(44)的一个输入端还与系统AB连接；一个选通端与寻址功能控制连接；一个选通端和与门XIIK63)的输出端连接；一个选通端和或门XXXK64)的输出端连接；输出端与存储单元(II)的AB_1连接；或门XVDK45)的两个输入端分别与脉冲①和与门XX[连接；或门XIX(46)的两个输入端分别与脉冲②和与门ΧΧΠ连接；输出端和与门VDK48)的一个输入端连接；或门X X (47)的两个输入端分别与脉冲④和与门XVI连接；输出端和与门VDK48)的一个输入端连接；或门XXI (49)的两个输入端分别与脉冲①和命令译码器(3)的命令5输出端连接；或门ΧΧΠ(50)的两个输入端分别与脉冲①和与门ΧΧΠ连接；输出端和与门ΙΧ(52)的一个输入端连接；或门ΧΧΙΙΚ51)的两个输入端分别与脉冲③和与门XVI连接；输出端和与门ΙΧ(52)的一个输入端连接；或门XXIV(53)的两个输入端分别与脉冲②和与门XIX连接；输出端和与门X(55)的一个输入端连接；或门X X V (54)的两个输入端分别与脉冲④和命令译码器(3)的命令11输出端连接；输出端和与门X (55)的一个输入端连接；或门XXVK56)的两个输入端分别与脉冲③和与门X X连接；输出端和与门X I(58)的一个输入端连接；或门XXVIK57)的两个输入端分别与脉冲⑤和与门X V连接；输出端和与门X I`(58)的一个输入端连接；与门XI(58)的另一个输入端与脉冲①连接；或门XXVDK59)的两个输入端分别与脉冲③和与门X X连接；输出端和与门XIII(63)的一个输入端连接；或门ΧΧΙΧ(60)的两个输入端分别与脉冲④和与门X X连接；输出端和与门XIII(63)的一个输入端连接；与门ΧΠ(61)的两个输入端分别与脉冲⑤和脉冲⑥连接；输出端和或门ΧΧΧ(62)、或门ΧΧΧΚ64)的一个输入端连接；或门X X X (62)的另一个输入端和与门X V连接；输出端和与门ΧΙΙΚ63)的一个输入端连接；与门ΧΙΙΚ63)还有两个输入端分别与脉冲①和脉冲②连接；或门ΧΧΧΚ64)的另一个输入端和与门XVI连接。
【文档编号】G06F13/16GK203386205SQ201320409294
【公开日】2014年1月8日 申请日期:2013年7月10日 优先权日:2013年7月10日
【发明者】李克俭, 蔡启仲, 余玲, 潘绍明, 周曙光, 黄仕林, 孙培燕 申请人:广西科技大学