高速图形压缩设备的制作方法
【专利摘要】本实用新型公开了一种高速图形压缩设备；包括：FPGA、至少一个图形压缩芯片，所述FPGA与所述图形压缩芯片连接；所述FPGA上设置有至少两路Camera?Link接口；所述FPGA通过PCI-Express总线与主控机连接；所述FPGA主要由逻辑模块组和用于获取内部各逻辑模块的状态，完成各模块的协调控制，并响应PCI-E主控命令的CPU组成。本实用新型高速图形压缩设备，使用中等规模FPGA作为控制核心，利用标准JPEG2000压缩芯片进行图形压缩，通过PCI-E与主控设备连接，在降低设备成本的同时，减小了系统功耗，提高了设备可靠性和环境适应性，适用于要求苛刻的应用现场。实现了高清、高速图形输入；压缩比可动态调整；具备大容量缓存，保证编码数据不丢失。
【专利说明】高速图形压缩设备
【技术领域】
[0001]本实用新型涉及一种图形压缩设备，具体涉及一种高速图形压缩设备。
【背景技术】
[0002]JPEG2000是基于小波变换的图形压缩标准，由Joint Photographic ExpertsGroup组织创建和维护。JPEG2000是取代JPEG (基于离散余弦变换)的下一代图形压缩标准。与JPEG相比，JPEG2000的压缩比更高，而且仅有模糊失真，不会产生块状瑕疵失真。JPEG2000同时支持有损数据压缩和无损数据压缩，而JPEG只支持有损数据压缩。JPEG2000在无损压缩时仍然有较好的压缩率。另外，JPEG2000也支持更复杂的渐进式显示和下载，同时误码也只会引入模糊失真，而不会产生块状失真。由于具有以上优点，JPEG2000尤其适合用于远程高质量图形传输。
[0003]Camera link从Channel link技术发展而来,用于数字相机/摄像机输出图形量化后的数字信号。Camera link使用LVDS传输电平,具有抗共模干扰、向外福射小、传输距离远的优点，可实现高速信号的可靠传输。其具有配置灵活、连接简便、带宽充裕等特点。
[0004]传统的PCI并行总线已不能满足日益增加数据带宽要求，PC1-Express采用高速串行总线技术应时而生。其继承了 PCI总线的拓扑结构和大部分传输层协议，因而使PCI向PC1-Express的过渡非常平滑:除了硬件的更改，大部分针对PCI设计的软件，可以不加修改的用于PC1-Express设备。而PC1-Express在大幅度减少了连接器引脚数的同时,却在带宽上有数量级的增长。例如PC1-EXpresS1.0X4设备，使用不到40根引脚，实现了单向IGB (双向2GB)传输带宽，是传统PCI总线(32位/33MHz)带宽的7.5倍至15倍。
[0005]除了带宽上的增加，PC1-Express还具有更高的数据可靠性。传统PCI总线使用寄偶校验和来判断总线是否出错，且错误常常不可恢复。而PC1-Express使用CRC32进行错误判断，且定义了完整的错误处理机制，使得数据更加可靠，系统更加健壮。
[0006]最常见图形压缩方案以通用多核/多CPU计算机为平台，其中又以x86/x64最具代表性。通过专用的图形采集卡，将图形数据输入到计算机内存，利用商业化图形压缩引擎，由CPU对数据实施压缩，最后将压缩后的数据保存在本地，或通过网口 /串口等接口输出到远程端。
[0007]使用通用计算机平台，具有采购便捷、开发简单等优点，但其占地多、重量大、功耗高、不便于携带，并且可靠性、环境适应性较差。通常只用于具有固定场所的实验室等场合。
[0008]另一常见实现方案是以DSP处理器为核心的图形压缩模块，避免了通用计算机平台所固有的缺点，并且具备较高的可靠性和环境适应性。由于DSP处理器针对数字运算高度优化，设计良好的DSP软件可在特定DSP处理器上发挥出比一般x86/x64CPU更高的压缩性能。
[0009]此方案硬件成本主要集中在高性能DSP处理器上，为了实现较高的数据带宽，需要多核DSP处理器，或者多个DSP处理器，甚至是多个多核DSP处理器。而软件方面也具有很高的开发难度，需要对压缩算法和DSP处理器都有很深的理解，才能设计出合适的代码，而功能的测试将消耗更多的人力财力。因而此方案使用成本较高，且随着数据带宽增加，成本上升越发明显。
实用新型内容
[0010]本实用新型克服了现有技术的不足，提供一种解决降低设备成本的同时，减小了系统功耗，提高了设备可靠性和环境适应性，适用于要求苛刻的应用现场的高速图形压缩设备。
[0011]为解决上述的技术问题，本实用新型采用以下技术方案:
[0012]一种高速图形压缩设备；所述的高速图形压缩设备包括FPGA、至少一个图形压缩芯片，所述FPGA与所述图形压缩芯片连接；所述FPGA上设置有至少两路Camera Link接口 ；所述FPGA通过PC1-Express总线与主控机连接；所述FPGA主要由逻辑模块组和用于获取内部各逻辑模块的状态，完成各模块的协调控制，并响应PC1-E主控命令的CPU组成。
[0013]更进一步的技术方案是CPU是MicroBlaze软核CPU。
[0014]更进一步的技术方案是图形压缩芯片是ADV212专用JPEG2000图形压缩芯片。
[0015]更进一步的技术方案是CPU包括设备复位模块、设备自检模块、压缩参数配置模块、压缩码率配置模块。
[0016]更进一步的技术方案是两路Camera Link接口通过背板连接器与所述FPGA连接。
[0017]更进一步的技术方案是FPGA外接有DDR2存储器。
[0018]更进一步的技术方案是图形压缩芯片是12个。
[0019]与现有技术相比，本实用新型的有益效果是:本实用新型高速图形压缩设备，使用中等规模FPGA作为控制核心，利用标准JPEG2000压缩芯片进行图形压缩，通过PC1-E与主控设备连接，在降低设备成本的同时，减小了系统功耗，提高了设备可靠性和环境适应性，适用于要求苛刻的应用现场。实现了高清、高速图形输入；压缩比可动态调整；具备大容量缓存，保证编码数据不丢失。
【专利附图】
【附图说明】
[0020]图1为本实用新型一个实施例功能框图。
[0021]图2为本实用新型一个实施例中FPGA内部模块框图。
[0022]图3为本实用新型一个实施例中码流传递过程流程示意图。
【具体实施方式】
[0023]下面结合附图对本实用新型作进一步阐述。
[0024]如图1所示，图1示出了本实用新型一个实施例的功能框图。本实施例高速图形压缩设备，包括主控机；还包括FPGA、至少一个图形压缩芯片，FPGA与图形压缩芯片连接；FPGA上设置有至少两路Camera Link接口 ；FPGA通过PC1-Express总线与主控机连接；FPGA主要由逻辑模块组和用于获取内部各逻辑模块的状态，完成各模块的协调控制，并响应PC1-E主控命令的CPU组成。本实施例高速图形压缩设备，使用FPGA作为控制核心，通过ADV212专用JPEG2000图形压缩芯片实现图形实时压缩，并通过PC1-Express总线与主控端通信。[0025]ADV212是ADI公司推出的JPEG2000图形编/解码专用芯片。该芯片主要由像素接口、小波变换引擎、熵编解码器、嵌入式处理器、存储器系统、内部DMA引擎和外部DMA引擎等组成。图像和像素数据输入像素接口，采样值则经过扫描传输到小波变换引擎中。在小波变换引擎中，每个图块或帧将通过5/3或9/7滤波器分解成许多频率不同的子带，对应的小波系数写入内部存储器中。熵编解码器将小波变换后的系数通过算术编码为符合JPEG2000标准的数据。内部DMA引擎用来完成存储器之间以及各模块和存储器之间的高带宽、高性能传输。高速图形压缩设备电源采用单5V供电。电源管理模块将输入电源转换成设备内部各元器件所需电源，如FPGA需要1V、ADV212需要1.5V、DDR2需要1.8V等。并且实现过欠压保护、浪涌保护、上电顺序管理功能，保证了设备本身的安全性、可靠性。
[0026]时钟管理模块提供各元器件所需工作时钟，如FPGA需要50MHz/LVTTL、DDR2需要200MHz/LVDS、PC1-E 需要 125MHz/LVDS 等。
[0027]复位管理模块保持对各路电源电压和FPGA工作情况的监控，实现上电复位、掉电复位、电压异常复位、看门狗超时复位等功能。
[0028]如图2、图3所示，图2示出了本实施例中FPGA内部模块框图，本实施例中FPGA是设备的主控器件，由逻辑模块组和MicroBlaze软核CPU组成。MicroBlaze CPU获取内部各模块的状态，完成各模块的协调控制，并响应PC1-E主控命令，包括实现设备复位、设备自检、压缩参数配置、压缩码率配置等功能的设备复位模块、设备自检模块、压缩参数配置模块、压缩码率配置模块。
[0029]设备复位进程发生在设备初始化阶段。由主控设备发出设备复位命令，MicroBlaze CPU对各个模块进行复位，使之恢复到初始状态，并加载ADV212固件。
[0030]设备自检进程在设备复位后进行。由主控设备发出设备自检命令，MicroBlazeCPU对各个模块进行自检，同时检查ADV212固件是否加载成功，若固件加载成功，则对预设图样进行无损压缩，并上传至主控设备，由主控设备解压后与预设图框进行逐位对比，对比完全一致则认为自检成功。
[0031]压缩参数配置进程在设备自检后进行。由主控设备发出压缩参数配置命令，MicroBlaze CPU按主控设备要求对相关FPGA模块和ADV212进行详细配置，如CameraLink配置选择(Base/Medium/Full、色深、逐行、隔行、有效域等)、JPEG2000滤波器级数、可逆/不可逆变换、数据端口选择、DMA通道设置等。
[0032]压缩比配置进程在压缩参数配置后进行，可根据系统需要，随时由主控设备发出压缩比配置命令。如果当前有图形正在压缩，则新的压缩比不影响当前压缩过程，将在当前图形压缩完成后生效；如果当前无图形正在压缩，则新的压缩比立即生效。压缩比配置实际是针对ADV212输出码率的配置:压缩比越低，图形质量就越高，ADV212输出码率越快；压缩比越高，图形质量就越低，ADV212输出码率越慢。用户可根据图形采集速度、系统对外通信带宽和对图像质量的要求综合考虑，对压缩比进行动态配置。
[0033]两路Camera Link接口(可配置为Base/Medium/Ful I)通过背板连接器引入设备，经过Camera Link到LVTTL解串、电平转换后进入FPGA。FPGA的图形格式解析/重组模块通过FVAL、LVAL信号有效性，得到图形的宽度信息，通知MicroBlaze CPU,由MicroBlazeCPU完成ADV212的相应配置。ADV212配置过程耗时较长，需要将图形数据缓存在DDR2存储器中。[0034]ADV212完成配置后，即可将DDR2存储器中缓存的图形数据由VDATA端口写入ADV212。由于一片ADV212最大只能处理宽度4096的图形，宽度大于4096的图形需要拆分成多个纵条进行压缩。另外ADV212内部缓存只有1MB，因此输入图形的高度亦受到限制。假设一片ADV212实际输入的图形宽度为W，一般限制图形高度HLIM为0.5M/W。当高度超过HUM时，可切断图形进行压缩。本实施例中每个Camera Link具有6片ADV212芯片，按以上分割方法，本实施例能处理的图形宽度最大为24，756像素，而高度则无限制。
[0035]PC1-E协议控制模块通过FPGA内部的PC1-E硬核资源实现PC1-E1.04x设备端点，具备一个BAR空间，采用内存映射方式访问。主控设备通过此空间完成对高速图形压缩设备的配置和查询，压缩数据以DMA方式传输。ADV212完成图形的压缩编码后，由FPGA从HDATA端口读出到DDR2缓存，通知主控设备数据已就绪，并通过DMA方式上传至主控设备。当主控设备PC1-E连续带宽有限时，DDR2缓存可保证编码数据不丢失:只要保证足够的突发带宽，用户可以每隔一段时间才读取一次数据。这样对于用户系统降低了实时性要求，从而大大降低了用户系统的总体成本和开发难度。
[0036]在本说明书中所谈到的“一个实施例”、“另一个实施例”、“实施例”、等，指的是结合该实施例描述的具体特征、结构或者特点包括在本申请概括性描述的至少一个实施例中。在说明书中多个地方出现同种表述不是一定指的是同一个实施例。进一步来说，结合任一个实施例描述一个具体特征、结构或者特点时，所要主张的是结合其他实施例来实现这种特征、结构或者特点也落在本实用新型的范围内。
[0037]尽管这里参照实用新型的多个解释性实施例对本实用新型进行了描述，但是，应该理解，本领域技术人员可以设计出很多其他的修改和实施方式，这些修改和实施方式将落在本申请公开的原则范围和精神之内。更具体地说，在本申请公开、附图和权利要求的范围内，可以对主题组合布局的组成部件和/或布局进行多种变型和改进。除了对组成部件和/或布局进行的变型和改进外，对于本领域技术人员来说，其他的用途也将是明显的。
【权利要求】
1.一种高速图形压缩设备；其特征在于:所述的高速图形压缩设备包括FPGA、至少一个图形压缩芯片，所述FPGA与所述图形压缩芯片连接；所述FPGA上设置有至少两路CameraLink接口 ；所述FPGA通过PC1-Express总线与主控机连接；所述FPGA主要由逻辑模块组和用于获取内部各逻辑模块的状态，完成各模块的协调控制，并响应PC1-E主控命令的CPU组成。
2.根据权利要求1所述的高速图形压缩设备，其特征在于所述的CPU是MicroBlaze软核 CPU。
3.根据权利要求1所述的高速图形压缩设备，其特征在于所述的图形压缩芯片是ADV212专用JPEG2000图形压缩芯片。
4.根据权利要求1或2所述的高速图形压缩设备，其特征在于所述的CPU包括设备复位模块、设备自检模块、压缩参数配置模块、压缩码率配置模块。
5.根据权利要求1所述的高速图形压缩设备，其特征在于所述的两路CameraLink接口通过背板连接器与所述FPGA连接。
6.根据权利要求1所述的高速图形压缩设备，其特征在于所述的FPGA外接有DDR2存储器。
7.根据权利要求1所述的高速图形压缩设备，其特征在于所述的图形压缩芯片是12个。
【文档编号】G06T9/00GK203503009SQ201320613524
【公开日】2014年3月26日 申请日期:2013年9月30日 优先权日:2013年9月30日
【发明者】戴荣, 阴陶, 林峰, 白湘洲, 雷宇 申请人:成都傅立叶电子科技有限公司